[发明专利]一种体区变掺杂的槽栅DMOS器件

说明书

本发明提供一种体区变掺杂的槽栅DMOS器件，在传统槽栅DMOS器件结构基础上，本发明具有变掺杂浓度的P型体区，保持N型源区下方的P型体区的掺杂浓度不变，提高P型接触区下方的P型体区的掺杂浓度，较高浓度的P型体区与N‑漂移区交界处的电场强度更大更易发生击穿，同时较高浓度的P型体区可以形成导通电阻更低的电流通路，以上因素均会引导雪崩击穿电流避开N型源区下方的P型体区，直接从P型接触区流走，从而防止了寄生BJT的开启，本发明通过阻断寄生BJT的开启，提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力，同时由于靠近栅氧化层的P型体区的掺杂浓度不变，因此器件的导通特性和阈值电压不会受到负面影响。

技术领域

本发明涉及功率半导体技术，特别涉及一种体区变掺杂的槽栅DMOS器件。

背景技术

功率MOSFET因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用。不断提高的系统性能要求功率MOSFET在具有更低功率损耗的同时，在高电应力下也应具有更高的可靠性。当系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由MOSFET释放，高电压和大电流将同时施加在功率MOSFET上，极易造成器件失效。因此，非箝位感性负载下的开关过程(UnclampedInductive Switching，UIS)通常被认为是功率MOSFET在应用中所能面临的最极端的电应力情况。因此器件的抗UIS失效能力常被用于评定功率DMOS的可靠性，而UIS耐量是衡量功率DMOS的抗UIS失效能力的重要参数。

寄生BJT(Bipolar Junction Transistor，双极型晶体管)的开启是引起UIS失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是由于在源漏间的寄生BJT在UIS雪崩时的导通，导通后流过体内的大电流将使器件迅速升温，损坏器件。功率MOSFET的N+源区作为寄生BJT的发射区，N-漂移区构成寄生BJT的集电极区，而P-body区作为体区。当上述功率DMOS器件发生雪崩击穿时，雪崩电流经由N+源区下方的P-body区到达P+接触区，而雪崩电流流经寄生BJT的体区时，由于P-body区本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。

目前，业内用以提高功率DMOS器件的抗UIS失效能力的方式主要是通过减小寄生BJT的体区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小体区电阻，并不能无限降低寄生BJT的体区电阻，否则会增加器件的阈值电压。

发明内容

针对上述问题，本发明所要解决的问题是：提供一种能够防止寄生BJT开启，提高UIS耐量的槽栅DMOS器件。

为实现上述发明目的，本发明技术方案如下：

一种体区变掺杂的槽栅DMOS器件，包括从下至上依次层叠设置的金属化漏极、N+衬底、N-漂移区、金属化源极；所述N+衬底的下表面与金属化漏极的上表面接触，所述N-漂移区的下表面与N+衬底的上表面接触，所述N-漂移区的上部具有槽型栅电极，所述槽型栅电极的侧面和底部被栅氧化层包围，所述槽型栅电极的两侧都具有重掺杂N型源区和重掺杂P型接触区，所述重掺杂N型源区与槽型栅电极通过栅氧化层隔离，所述重掺杂N型源区和重掺杂P型接触区的上表面与金属化源极的下表面相接触，所述N-漂移区的上部还具有P型体区，所述P型体区位于槽型栅电极的两侧，所述P型体区具有第一体区和第二体区，所述第一体区位于重掺杂N型源区的正下方，第一体区和第二体区的侧面接触，所述第一体区和第二体区的结深一样，所述第一体区的掺杂浓度低于第二体区的掺杂浓度。