[发明专利]具有反向偏压机制的堆叠SOI半导体装置

说明书

本发明涉及具有反向偏压机制的堆叠SOI半导体装置，其中，一半导体装置包括至少两个堆叠SOI层或配置，各该SOI层或配置可包括基于一给定技术节点形成的晶体管元件。至少该顶层的设备层可包括用于提供相应晶体管元件的优越可控性的一反向偏压机制。在一些说明性实施例中，至少两个堆叠SOI配置可在其中实现一反向偏压机制，其中，提供一适当的接触方式以便连接到各堆叠设备层对应的埋置绝缘层下方的相应导电区域或层。因此，在一给定技术节点的基础上，可以提高横向封装密度。

技术领域

一般而言，本发明涉及基于提供增加整体封装密度的集成方案而形成的半导体装置的领域。

背景技术

在过去的几十年中，通过持续减少单个电路元件(例如场效应晶体管等)的临界尺寸，半导体装置领域已取得了显著的进展。基本上，减少晶体管和其他电路元件的整体横向尺寸导致了复杂半导体装置中的一巨大封装密度，其中，在一个代表复杂中央处理单元的单个半导体芯片中可以提供数亿个独立的晶体管元件。通过减小横向尺寸以增加封装密度，特别是在关键装置区域中，例如静态和动态RAM(随机存取存储)区域，其中大量的晶体管元件(可与一存储电容器相结合)可能必须在半导体装置的限制区域内提供以便提供较高的信息密度。这种尺寸的减小伴随着晶体管性能的显著优势。作为一个典型的例子，在关键信号路径中增加的晶体管切换速度可以允许控制电路在显著增加的时钟频率下工作，从而提高操作速度。

尽管半导体装置的临界尺寸的持续减小具有许多优点，然而，必须还要考虑随着这些发展所产生的很多副作用，从而不过分抵消提高操作速度和封装密度所获得的效果。例如，在持续减小晶体管元件的栅极长度时，晶体管元件的相应沟道的可控性可能需要显著的努力，以便提供所需的功能特性，即便对于高复杂度的短沟道晶体管而言也是如此。在其他方面，复杂晶体管中的总寄生电容可能有助于一小于预期的性能增益，因为例如，一非全耗尽(depleted)的沟道区域与一存在的块体区域相结合，可能会导致相应的晶体管元件的操作速度降低，即便是在30nm或更小的极小垂直尺寸的基础上形成。因此，在提供晶体管本体足够的沟道可控性以及不可忽略的寄生电容方面所存在的不断增加的困难，在提供优越的晶体管配置方面推动了各自的发展。例如，在一些复杂的方法中，可以根据各自的半导体鳍片而使用“三维”晶体管架构，其可具有由一环栅电极结构控制的两个或多个表面区域，此不仅增强了沟道的可控性，也有助于提高电流驱动能力。在其他方法中，针对在复杂材料系统的基础上提供复杂的栅电极结构已经做出了重大的努力，以实现卓越的沟道可控性，同时仍然保留了已知的平面型晶体管架构。

不管所使用的晶体管架构如何，可以应用所谓的“SOI”(绝缘体上硅或绝缘体上半导体)架构，以进一步减少晶体管本体或晶体管沟道的寄生电容，同时也增强晶体管本体与周围装置区域的隔离。在SOI架构中，一埋置绝缘层，例如，包括二氧化硅、氮化硅等，通常形成在一对应半导体层的下方，例如一晶体硅层、一晶体硅/锗层、一晶体硅/碳层等，在埋置绝缘层中或埋置绝缘层的上方可以形成相应的晶体管元件。因此，除了横向隔离结构，例如浅沟槽隔离，该埋置绝缘层可以导致各相应晶体管区域的一基本完全绝缘，从而在晶体管元件的操作期间提供优越的条件。

如上所述，平面型晶体管架构通常基于已知的技术概念，这些概念在过去几十年中被证明是高效的。因此，已经开发出适当的策略，以适应需要进一步减少临界尺寸的策略。另一方面，三维晶体管架构的实现伴随着多个复杂工艺，其可显著地影响总体制造成本。