[发明专利]具有次正规支持的浮点加法器电路

说明书

一种集成电路可以包括浮点加法器。所述加法器可以使用具有近路径和远路径的双路径加法器架构来实施。所述近路径可以包括前导零预测器(LZA)、用于将指数值与LZA计数进行比较的比较电路、以及用于处理次正规数的相关联电路。所述远路径可以包括用于计算所接收的指数值与最小指数值之间的差的减法电路、用于并行地将远较大尾数值和远较小尾数值移位的至少两个移位器、以及用于处理次正规数的相关联电路。所述加法器可以被动态配置为支持在输入和输出处处理FP16的第一模式、处理经修改的FP16’输入的第二模式、以及在输入和输出处处理FP16’的第三模式。

技术领域

本发明总体上涉及集成电路，并且具体而言，涉及具有浮点算术电路的集成电路。

背景技术

可编程逻辑器件(PLD)包括逻辑电路，诸如查找表(LUT)和基于乘积之和的逻辑，它们可被配置为允许用户根据用户的特定需求对所述电路进行定制。除了该可配置逻辑之外，PLD还包括可编程互连或路由电路，其用于连接LE和LAB的输入和输出。该可编程逻辑和路由电路的组合被称为软逻辑。

除了软逻辑之外，PLD还包括专用处理块，其实施特定预定义功能，因而不必由用户配置。这种专用处理块可以包括已经被部分地或者完全地硬布线以执行一项或多项特定任务(例如，逻辑或数学运算)的PLD上的电路的集合。

已经被提供在PLD上的一种特别有用的类型的专用处理块是数字信号处理(DSP)块。常规DSP块包括仅支持“正规(normal)”数而不支持“次正规(subnormal)”数的浮点加法器。与正规数相比，次正规数是利用预定的最小指数和具有隐含前导零的尾数分量而特殊编码的数。由于该特殊编码的原因，浮点加法器必须对次正规数进行不同处理。

文中描述的实施例在该背景下出现。

附图说明

图1是根据实施例的具有专用处理块的例示性集成电路的示图。

图2是根据实施例的示出专用处理块可以如何包括一个或多个浮点加法器电路的示图。

图3是根据实施例的示出不同浮点格式的示图。

图4是根据实施例的例示性双路径浮点加法器架构的示图。

图5是根据实施例的例示性近路径算术电路的电路图。

图6是根据实施例的例示性近路径正规化(normalization)电路的电路图。

图7是根据实施例的远路径去正规化和算术电路的电路图。

图8A是根据实施例的包括能够在其输入和输出处处理FP16的浮点加法器的例示性专用处理块的示图。

图8B是根据实施例的包括能够在其输入处处理经修改的FP16(或FP16’)的浮点加法器的例示性专用处理块的示图。

图8C是根据实施例的包括能够在其输入和输出处处理经修改的FP16的浮点加法器的例示性专用处理块的示图。

图9是根据实施例的能够在其输入处处理经修改的FP16的远路径去正规化和算术电路的电路图。

具体实施方式

所介绍的实施例涉及集成电路，并且更具体而言，涉及集成电路上的浮点加法器/减法器。本领域技术人员将认识到，可以在没有这些具体细节中的一些或全部的情况下实践所介绍的示例性实施例。在其它实例中，不再对公知的操作进行详细描述以便不会不必要地使所介绍的实施例难以理解。