[发明专利]具有次正规支持的浮点加法器电路

权利要求书

1.一种集成电路，包括：

浮点加法器电路，其接收第一浮点数和第二浮点数并且输出对应的第三浮点数，其中：

所述第一浮点数和所述第二浮点数具有第一格式，并且所述第三浮点数具有不同于所述第一格式的第二格式；

所述第一浮点数和所述第二浮点数具有第一动态范围，并且所述第三浮点数具有小于所述第一动态范围的第二动态范围；并且

所述第一浮点数和所述第二浮点数的正规范围结果被转换到所述第三浮点数的次正规范围。

2.根据权利要求1所述的集成电路，进一步包括：

第一浮点乘法器，其接收第一组浮点数并且输出所述第一浮点数；以及

第二浮点乘法器，其接收第二组浮点数并且输出所述第二浮点数。

3.根据权利要求2所述的集成电路，其中，所述第一组浮点数和所述第二组浮点数具有不同于所述第一格式的第三格式。

4.根据权利要求3所述的集成电路，其中，所述第三格式与所述第二格式相同。

5.根据权利要求3所述的集成电路，其中，所述第一组浮点数的次正规范围结果被转换到所述第一浮点数的正规范围，并且其中，所述第二组浮点数的次正规范围结果被转换到所述第二浮点数的正规范围。

6.根据权利要求5所述的集成电路，其中，所述第一浮点数和所述第二浮点数的正规范围结果被转换到所述第三浮点数的异常条件范围。

7.根据权利要求6所述的集成电路，其中，所述第一浮点数和所述第二浮点数的异常结果被转换到所述第三浮点数的正规范围。

8.根据权利要求7所述的集成电路，其中，所述第一浮点数和第二浮点数的溢出结果被转换到所述第三浮点数的所述正规范围，而不损失所述第一浮点数和所述第二浮点数中包含的信息。

9.根据权利要求1-8中任一项所述的集成电路，其中，所述浮点加法器电路包括：

近路径电路，其对具有等于零或者一的指数差的所述第一浮点数和所述第二浮点数进行运算；以及

远路径电路，其对具有大于一的指数差的所述第一浮点数和所述第二浮点数进行运算，其中，所述远路径电路被进一步配置为在执行加法运算的同时对具有等于零或一的指数差的所述第一浮点数和所述第二浮点数进行运算。

10.根据权利要求9所述的集成电路，其中，所述远路径电路包括：

舍入电路；以及

选择电路，其中，所述远路径电路被进一步配置为在执行减法运算的同时并且在所述选择电路确定不需要左移正规化并且舍入运算有可能时，对具有等于零或一的指数差的所述第一浮点数和所述第二浮点数进行运算。

11.根据权利要求10所述的集成电路，其中，所述浮点加法器电路中的不用于处理一组数的路径被刷新至零。

12.一种操作集成电路的方法，所述方法包括：

借助于所述集成电路上的浮点加法器，接收第一浮点数和第二浮点数；

借助于所述浮点加法器，输出对应的第三浮点数，其中，所述第一浮点数和所述第二浮点数具有第一格式，所述第一格式具有第一动态范围，并且其中，所述第三浮点数具有第二格式，所述第二格式具有不同于所述第一动态范围的第二动态范围。

13.根据权利要求12所述的方法，进一步包括：

将所述第一浮点数和所述第二浮点数的正规范围结果转换到所述第三浮点数的次正规范围。