[发明专利]一种基于二值化算法的加速控制系统、芯片及机器人

说明书

本发明公开一种基于二值化算法的加速控制系统、芯片及机器人，用于通过AHB总线读写外部的图像存储器。该加速控制系统包括主控制模块、二值化模块和二值化FIFO模块；主控制模块用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内上一个突发传输的像素数据处理得到的二值化数据，使得所述加速控制系统以流水线的运行方式加速二值化的处理速度，直到将所述图像存储器内存储的全部像素数据被处理，并告知向CPU发送中断。

技术领域

本发明涉及硬件加速器领域，具体涉及一种基于二值化算法的加速控制系统、芯片及机器人。

背景技术

当前，扫地机在采用VSLAM进行地图建图和定位时，需要对获取的图像数据进行预处理，然后才能给软件使用。其中，有一种处理算法叫做二值化运算。二值化运算是一种图像处理方式，将图像变成灰度图以增强边缘效果，在图像处理中有广泛应用。软件在对图像进行二值化运算处理时，需要对图像数据进行读取、处理和再写回的动作。在现有技术的片上系统上，CPU发出访问指令，经过AHB总线，查找到存储器所在的空间，对存储器进行访问。访问成功则存储器会对AHB总线发出成功响应的信号，同时送出其他CPU希望得到的数据，AHB总线将这些信号传导回CPU完成一次指令的操作。而由于CPU逻辑的单元都是标准时序或组合元件，它们的翻转速度非常的快，而存储器的一个存储单元往往是由一堆的组合逻辑加在一起才能实现，因此对他们的访问要等待好几个时钟周期才能获得响应，大大降低了CPU的运行效率。所以上述对图像像素的反复读写、二值化处理的过程，如果通过CPU干预完成二值化数据的处理和传输是非常消耗软件资源的，并抢占了其他模块的CPU工作时间，影响其他模块的工作速度，尤其在大量的图像处理的时候会大大增加CPU的工作负担，严重影响整体芯片的性能。

发明内容

本发明的目的在于提供一种基于二值化算法的加速控制系统，该加速控制系统用于通过AHB总线读写外部的图像存储器，该加速控制系统还包括主控制模块、二值化模块和二值化FIFO模块；二值化模块，用于接收并二值化处理所述图像存储器中突发传输的像素数据，再将处理得到的二值化数据传输至二值化FIFO模块，直到将所述图像存储器内存储的图像的全部像素数据处理完成，才告知所述加速控制系统向CPU发送中断指令；主控制模块包括主状态机、突发读状态机、突发写状态机和接口控制状态机；主控制模块，用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内基于上一个突发传输而来的像素数据处理得到的二值化数据，使得所述加速控制系统在主状态机的控制下以流水线的运行方式加速二值化的处理速度；主控制模块，还用于当主状态机处于突发写模式状态时，通过突发写状态机将二值化FIFO模块内保存的二值化数据写入AHB总线，同时通过接口控制状态机控制AHB总线内的二值化数据写回所述图像存储器。