[发明专利]一种基于二值化算法的加速控制系统、芯片及机器人

权利要求书

1.一种基于二值化算法的加速控制系统，该加速控制系统用于通过AHB总线读写外部的图像存储器，其特征在于，该加速控制系统还包括主控制模块、二值化模块和二值化FIFO模块；

二值化模块，用于接收并二值化处理所述图像存储器中突发传输的像素数据，再将处理得到的二值化数据传输至二值化FIFO模块，直到将所述图像存储器内存储的图像的全部像素数据处理完成，才告知所述加速控制系统向CPU发送中断指令；

主控制模块包括主状态机、突发读状态机、突发写状态机和接口控制状态机；主控制模块，用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内基于上一个突发传输而来的像素数据处理得到的二值化数据，使得所述加速控制系统在主状态机的控制下以流水线的运行方式加速二值化的处理速度；

主控制模块，还用于当主状态机处于突发写模式状态时，通过突发写状态机将二值化FIFO模块内保存的二值化数据写入AHB总线，同时通过接口控制状态机控制AHB总线内的二值化数据写回所述图像存储器；

所述主状态机，用于在突发读模式状态下，激活所述突发读状态机由初始状态进入突发读工作状态，通过AHB总线突发读取完所述图像存储器内的一个突发传输长度的所述像素数据，并控制AHB总线内的所述像素数据突发传输至所述二值化模块，同时通过所述突发读状态机控制所述二值化FIFO模块突发读取出所述二值化模块中处理得到的所述二值化数据，当一个突发传输长度的所述二值化数据还没被完全保存到所述二值化FIFO模块时，通过所述接口控制状态机控制AHB总线内突发读取的下一个突发传输长度的所述像素数据突发传输给所述二值化模块进行处理，等到一个突发传输长度的所述二值化数据已经完全保存到所述二值化FIFO模块时，进入突发读模式等待状态；

所述主状态机，用于在突发读模式等待状态下，等待AHB总线做好突发写所述二值化FIFO模块的准备，该状态持续一个时钟周期后，由突发读模式等待状态跳转至突发写模式状态；

所述主状态机，用于在突发写模式状态下，激活所述突发写状态机由初始状态进入突发写工作状态，使得一个突发传输长度的所述二值化数据被控制从所述二值化FIFO模块突发写出至AHB总线，同时通过接口控制状态机控制AHB总线内一个突发传输长度的所述二值化数据写回所述图像存储器，当一个突发传输长度的所述二值化数据还没被完全写入所述图像存储器时，通过所述突发写状态机控制所述二值化FIFO模块内的下一个突发传输长度的所述二值化数据突发传输给AHB总线，等到一个突发传输长度的所述二值化数据已经完全写入所述图像存储器时，由突发写模式状态进入突发写模式等待状态；

所述主状态机，用于在突发写模式等待状态下，根据所述二值化FIFO模块内的所述二值化数据的个数判断是否二值化处理完所述图像存储器的全部所述像素数据，是则由突发写模式等待状态进入结束状态，否则进入突发读模式状态；

其中，所述二值化FIFO模块的深度等于所述突发传输长度，所述突发传输长度是每一次突发传输的数据个数，其在突发读模式状态和突发写模式状态下是相等。