[发明专利]堆叠式封装结构及其制造方法

说明书

本发明为一种堆叠式封装结构及其制造方法，该堆叠式封装结构包含有数个堆叠于基座的晶片封装结构，各晶片封装结构具有成形于主动面的外导电元件，各外导电元件具有一切割端缘外露于晶片封装结构的一侧边，侧边导线贯穿成形于封装材并与晶片封装结构的切割端缘形成电连接，基座中设有内连接结构以使侧边导线与外接端子形成电连接，因此，简化了形成电连接的制程以提升堆叠式封装结构的制程的可靠度及UPH(每小时产出率)。

技术领域

本发明关于一种半导体封装结构，尤指一种堆叠式封装结构及其制造方法。

背景技术

将数个晶片堆叠的技术已应用于不同的半导体封装结构中，以达成集成电路元件的微型化，现有技术中是采用打线接合(wire bonding)、或硅穿孔(through silicon via，TSV)结合微凸块的方法，以在堆叠的晶片与外接端子之间形成电连接，然而，现有技术具有其缺陷。

当晶片藉由打线接合的方式与外接端子连接时，接合导线之间必须保留间隙，以避免相邻的接合导线互相接触，则该些间隙不可避免地将增加现有技术的堆叠式封装结构的体积，因此，现有技术的具有接合导线的堆叠式封装结构较不易达成微型化。此外，由于无法同时成形所有的接合导线，故现有技术的打线接合制程须花费较多时间，因此，以打线接合制程所制的现有技术的堆叠式封装结构的每小时产出率(units per hour，UPH)相对较低。

当晶片以TSV及微凸块相互连接时，TSV增加了堆叠的高度及制程的复杂度，则使得封装结构厚度增加且降低制程良率。此外，微凸块之间的对位及定位精准度的要求很高，当现有技术的堆叠式封装结构的尺寸越来越大时，微凸块的位置偏移就随之增加，最终导致制程良率较差。

发明内容

有鉴于此，本发明针对现有技术中低可靠度及低UPH的问题加以改良。

为达到上述的发明目的，本发明所采用的技术手段为创作一种堆叠式封装结构，其中包括：

相互堆叠的数个晶片封装结构，各晶片封装结构包含有：

两侧边；

一晶片，其具有一主动面及一背面，该背面相对于该主动面；

一钝化层，其设置于晶片的主动面；以及

多个外导电元件，其设置于晶片的主动面并与晶片形成电连接，且各外导电元件具有一切割端缘，该切割端缘外露于该晶片封装结构的至少一

侧边上；

多个黏着层，其分别设置于相邻的晶片封装结构之间；

一第一封装材，其包覆所述晶片封装结构，且具有沿所述切割端缘设置的穿孔，所述穿孔形成在该第一封装材中；

一侧边导线，其设置于该第一封装材的穿孔中，并与所述晶片封装结构的切割端缘形成电连接；

一基座，其设置于所述相互堆叠的晶片封装结构中最底部的晶片封装结构的底面以及该第一封装材的底面，且其具有一内连接结构，该内连接结构与该侧边导线形成电连接；

一第三封装材，其覆盖该侧边导线；以及

一金属层，其设置于该第三封装材上且与该基座形成电连接。

本发明所采用的另一技术手段为，创作一种制造堆叠式封装结构的方法，其中包含以下步骤：

提供多个晶片封装结构，其中各晶片封装结构包含有：

一晶片，其具有一主动面及一背面，该背面相对于该主动面；

一钝化层，其设置于晶片的主动面；以及

多个外导电元件，其设置于晶片的主动面并与晶片形成电连接，且具有一切割端缘，该切割端缘外露于该晶片封装结构的至少一侧边上；