[发明专利]每位多单元的非易失性存储器单元

说明书

本发明公开了一种每位多单元的NVM单元，其半导体基底，具有被沟槽隔离区域分开的第一、第二和第三OD区域，彼此平行并沿第一方向延伸，第一OD区域位于第二和第三OD区域之间。选择晶体管和字线晶体管设置在第一OD区域上。多个串联的浮置栅极晶体管设置在选择晶体管和字线晶体管之间，并设置在第一OD区域上。各浮置栅极晶体管包括第一浮置栅极延伸部，沿第二方向朝向第二OD区域延伸并与第二OD区域中的擦除栅极区域相邻。各浮置栅极晶体管包括第二浮置栅极延伸部，沿第二方向朝向第三OD区域延伸，电容耦合到第三OD区域中的控制栅极区域。

技术领域

本发明涉及半导体存储器技术领域，特别涉及一种单层多晶硅(single-poly)、每位多单元(multi-cell per bit)的非易失性存储器(nonvolatile memory，NVM)器件。

背景技术

非易失性存储器被广泛应用在各种电子装置，因为即使没有电力供应，它也可以保留已储存的数据数据。根据编程次数的限制，非易失性存储器分为多次可编程(MTP)存储器和一次性可编程(OTP)存储器。MTP是可多次读和写的。通常MTP具有用于写入和读取数据的单个电荷存储区(即1位1存储器单元或1cell/bit)。

现有技术的非易失性存储器单元包括用于存储例如电子的电荷的一个浮置栅极晶体管，以及用于使浮置栅极晶体管能够执行相应操作的一个或两个选择晶体管。浮置栅极可以通过用于编程操作和擦除操作的耦合器件来控制。晶体管的状态由捕获于浮动栅极的电荷来定义。

非易失性存储器的一个重要特性是数据保留，它被定义为写入数据在足够程度下持续存在于浮置栅极的时间。通常，导致电荷从浮置栅极消失的泄漏电流应该足够小以使在几年(例如十年)的时间内存储器可以保持使用而不需要重新写入。

但是，随着器件尺寸不断缩小，使得栅极氧化层变得越来越薄。由于电子从浮置栅极到基底的隧穿效应，薄的栅极氧化层会恶化浮置栅极处的电荷损失。重复的编程(PGM)/擦除(ERS)操作也会损害存储器的可靠性。随着重写周期的次数超过一预定的范围，编程和擦除状态之间的差异将变得太小而无法被识别，导致耐久性故障(endurance failure)。因此，所述技术领域仍需要改良的非易失性存储器，使其具备更佳的数据保持特性。

发明内容

本发明的主要目的是提供一种改良的单层多晶硅、每位多单元的非易失性存储器单元，其具有串联的存储单元(storage cell)和较小的存储器单元面积。

根据本发明一实施例公开的一种每位多单元的非易失性存储器(NVM)单元，包括半导体基底，包括通过沟槽隔离区域彼此分开的第一氧化物界定(OD)区域、第二氧化物界定(OD)区域和第三氧化物界定(OD)区域，其中第一、第二和第三OD区域彼此平行并沿第一方向延伸，第一OD区域位于第二OD区域和第三OD区域之间。选择晶体管设置在第一OD区域上。字线晶体管设置在第一OD区域上。多个串联连接的单层多晶硅浮置栅极晶体管设置在选择晶体管和字线晶体管之间。单层多晶硅浮置栅极晶体管设置在第一OD区域上。每个单层多晶硅浮置栅极晶体管包括沿第二方向连续地朝向第二OD区域延伸并且与设置在第二OD区域中的擦除栅极区域相邻的第一浮置栅极延伸部。每个单层多晶硅浮置栅极晶体管包括沿第二方向连续地朝向第三OD区域延伸的第二浮置栅极延伸部。第二浮置栅极延伸部电容耦合到第三OD区域中的控制栅极区域。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图详细说明。但是，如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1绘示出根据本发明的一个实施例的单层多晶硅、每位多单元的非易失性存储器(NVM)单元的示例性布局平面图；

图2是沿着图1的切线I-I’截取的剖面示意图；

图3是沿着图1中的切线II-II’截取的剖面示意图；