[发明专利]半导体存储装置

说明书

实施方式提供一种能够缩短对存储单元的访问时间的半导体存储装置。一实施方式的半导体存储装置的第1、第2、第4晶体管包含共通连接于第1节点的第1端。第1及第2晶体管分别包含被供给相互相等的第1及第2电压的第2端。第4晶体管包含被输入与具有互不相同的极性的第3晶体管的栅极相同的信号的栅极，且可将第1及第2节点之间连接。第5晶体管包含连接于读出节点的第1端、及连接于具有与第2节点相互反转的逻辑电平的第3节点的栅极。锁存电路根据是否被置位而将第1晶体管切换为接通状态或断开状态。控制部在使第2、及第4晶体管分别为断开状态及接通状态的动作时，根据读出节点的逻辑电平来判定锁存电路是否被置位。

[相关申请]

本申请享有以日本专利申请2017-194985号(申请日：2017年10月5日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够缩短对存储单元的访问时间的半导体存储装置。

实施方式的半导体存储装置具备块解码器与控制部，所述块解码器包含读取选择块是否不可用的信息的读出节点。所述块解码器包含第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管、及保存所述不可用信息的锁存电路。所述第1晶体管包含电连接于第1节点的第1端、及被供给第1电压的第2端。所述第2晶体管包含电连接于所述第1节点的第1端、及被供给与所述第1电压相等的第2电压的第2端。所述第3晶体管包含被供给比所述第1电压及所述第2电压大的第3电压的第1端、及电连接于第2节点的第2端。所述第4晶体管包含电连接于所述第1节点的第1端、及被输入与所述第3晶体管的栅极相同的信号的栅极，可将所述第1节点与所述第2节点之间电连接，且具有与所述第3晶体管互不相同的极性。所述第5晶体管包含电连接于所述读出节点的第1端、及电连接于具有与所述第2节点相互反转的逻辑电平的第3节点的栅极。所述锁存电路根据是否置位了所述块不可用信息，将所述第1晶体管切换为接通状态或断开状态。所述控制部在使所述第2晶体管及所述第3晶体管为断开状态且使所述第4晶体管为接通状态的动作时，根据基于所述读出节点的电压的逻辑电平，判定所述锁存电路是否被置位。

附图说明

图1是用来说明第1实施方式的存储器系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。

图4是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。

图5是用来说明第1实施方式的半导体存储装置的读出放大器模块的构成的框图。

图6是用来说明第1实施方式的半导体存储装置的行解码器的构成的框图。

图7是用来说明第1实施方式的半导体存储装置的块解码器的构成的电路图。

图8是用来说明第1实施方式的半导体存储装置的坏块锁存器的读出节点的构成的电路图。

图9是用来说明第1实施方式的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图10是用来说明第1实施方式的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图11是用来说明第2实施方式的半导体存储装置的块解码器的构成的电路图。

图12是用来说明第2实施方式的半导体存储装置的坏块锁存器的读出节点的电路图。