[发明专利]半导体装置有效
| 申请号： | 201810844139.2 | 申请日： | 2018-07-27 |
| 公开（公告）号： | CN110299168B | 公开（公告）日： | 2023-08-11 |
| 发明（设计）人： | 平嶋康伯;小柳胜;伊东干彦;白石圭;渡边郁弥 | 申请（专利权）人： | 铠侠股份有限公司 |
| 主分类号： | G11C16/04 | 分类号： | G11C16/04;G11C16/34 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体 装置 | ||
实施方式提供一种能够改善输入信号的特性的半导体装置。实施方式的半导体装置具备包含第1比较器的输入电路，该第1比较器基于第1输入信号与作为第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与第1输出信号反相的第2输出信号。第1输出信号及第2输出信号的占空比与第1输入信号及第2输入信号的占空比不同。
[相关申请]
本申请享有以日本专利申请2018-54330号(申请日：2018年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
已知有作为半导体装置的NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够改善输入信号的特性的半导体装置。
实施方式的半导体装置具备包含第1比较器的输入电路，该第1比较器基于第1输入信号与作为所述第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与所述第1输出信号反相的第2输出信号。所述第1输出信号及所述第2输出信号的占空比与所述第1输入信号及所述第2输入信号的占空比不同。
附图说明
图1是用来说明第1实施方式的存储器系统的构成的框图。
图2是用来说明第1实施方式的半导体存储装置的构成的框图。
图3是用来说明第1实施方式的半导体存储装置的输入输出电路的构成的框图。
图4是用来说明第1实施方式的半导体存储装置的输入电路及数据锁存的构成的电路图。
图5是用来说明第1实施方式的半导体存储装置中的输入输出信号的输入电路的构成的电路图。
图6是用来说明第1实施方式的半导体存储装置中的选通信号的输入电路的构成的电路图。
图7是用来说明第1实施方式的半导体存储装置中的输入动作的时序图。
图8是用来说明第1实施方式的变化例的半导体存储装置的选通信号的输入电路的构成的电路图。
图9是用来说明第1实施方式的变化例的半导体存储装置中的输入动作的时序图。
图10是用来说明第2实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图11是用来说明第2实施方式的半导体存储装置中的输入动作的时序图。
图12是用来说明第2实施方式的变化例的半导体存储装置的输入输出电路的构成的电路图。
图13是用来说明第2实施方式的变化例的半导体存储装置中的训练动作的时序图。
图14是用来说明第3实施方式的半导体存储装置的输入输出电路的构成的电路图。
图15是用来说明第3实施方式的半导体存储装置中的输入动作的时序图。
图16是用来说明第4实施方式的半导体存储装置的输入输出电路的构成的电路图。
图17是用来说明第4实施方式的半导体存储装置中的输入动作的时序图。
图18是用来说明第4实施方式的变化例的半导体存储装置的输入输出电路的构成的电路图。
图19是用来说明第5实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图20是用来说明第5实施方式的半导体存储装置中的输入动作的时序图。
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