[发明专利]基于FPGA原语的PHY接口及FPGA芯片

说明书

本发明公开了一种基于FPGA原语的PHY接口，包括输入输出缓冲器、延迟单元、输入串并转换器以及输出串并转换器，其中输入串并转换器与输出串并转换器均与用户逻辑模块相连接，且输入串并转换器与输出串并转换器均设置有输入接口时钟和分频时钟，用户逻辑模块能够通过调整输入接口时钟和分频时钟的相位差来改变所述PHY接口的数据传输延时。由于利用FPGA原语实现的PHY接口固有延时较低，且能够通过用户逻辑模块调整时钟实现调整数据传输延时，因而提高了PHY接口的灵活性，并降低了PHY接口的数据传输延时。本发明还提供了一种FPGA芯片，其作用与上述PHY接口相对应。

技术领域

本发明涉及FPGA领域，特别涉及一种基于FPGA原语的PHY接口及FPGA芯片。

背景技术

PHY即物理层，PHY接口指的芯片至芯片或电路板至电路板之间的数据传输的物理层接口。比如在以太网应用中，以太网的数据要经过PHY接口芯片后传输到CPU中；在基于FPGA的应用平台上，FPGA的控制及数据信号必须经过高速PHY接口后传输到外设PCIe设备或者DDR4内存条上。高速数据应用中PHY接口模块(用芯片、专用集成电路或者FPGA逻辑实现)是必不可少的一部分，PHY接口的传输速度及延时时间是衡量接口的重要指标。

目前针对特定功能有专用的PHY接口芯片，如网卡PHY芯片；在使用FPGA作为主控制器或者接口转换的场合中，会采用其内部专用IP核实现PHY通用接口或专用接口。对于使用专用芯片或集成电路板的情况，需要额外采购芯片，增加硬件设计工作量及元器件种类。此外，采用FPGA专用芯片实现的PHY接口，延时周期长，且大部分专用芯片都不能够动态配置延时参数，灵活性较差。

发明内容

本发明的目的是提供一种基于FPGA原语的PHY接口及FPGA芯片，用以解决传统PHY接口延时周期长，不能够动态配置延时参数的问题。

为解决上述技术问题，本发明提供了一种基于FPGA原语的PHY接口，包括：

用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器；

一端连接所述输入输出缓冲器，另一端分别连接输入串并转换器和输出串并转换器的延迟单元；

以及所述输入串并转换器和所述输出串并转换器；

其中，所述输入串并转换器与所述输出串并转换器均与所述FPGA芯片上的用户逻辑模块相连接，所述输入串并转换器与所述输出串并转换器均设置有输入接口时钟和分频时钟，所述用户逻辑模块用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时。

优选的，所述输入接口时钟的相位值固定，所述用户逻辑模块具体用于通过改变所述分频时钟的相位值来改变所述PHY接口的数据传输延时。

优选的，当所述用户逻辑模块改变所述分频时钟的相位使得所述输入接口时钟与所述分频时钟的相位差为0度时，所述数据传输延时为3个输入接口时钟周期；

当所述用户逻辑模块改变所述分频时钟的相位使得所述输入接口时钟与所述分频时钟的相位差为180度时，所述数据传输延时为2个输入接口时钟周期。

优选的，所述用户逻辑模块还用于通过调整所述延迟单元的tap值来改变所述数据传输延时。

优选的，所述用户逻辑模块还用于将所述输入接口时钟与所述分频时钟的时钟速率比设置为预设时钟速率比。

优选的，所述预设时钟速率比为2:1、3:1、4:1、5:1中任意一项。

此外，本发明还提供了一种FPGA芯片，所述FPGA芯片上的物理接口包括如上所述的一种基于FPGA原语的PHY接口。