[发明专利]基于FPGA原语的PHY接口及FPGA芯片有效
| 申请号： | 201810825875.3 | 申请日： | 2018-07-25 |
| 公开（公告）号： | CN108984446B | 公开（公告）日： | 2021-07-16 |
| 发明（设计）人： | 任智新 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F13/42 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 罗满 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | |||
| 搜索关键词： | 基于 fpga phy 接口 芯片 | ||
1.一种基于FPGA原语的PHY接口，其特征在于，包括：
用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器；
一端连接所述输入输出缓冲器，另一端分别连接输入串并转换器和输出串并转换器的延迟单元；
以及所述输入串并转换器和所述输出串并转换器；
其中，所述输入串并转换器与所述输出串并转换器均与所述FPGA芯片上的用户逻辑模块相连接，所述输入串并转换器与所述输出串并转换器均设置有输入接口时钟和分频时钟，所述用户逻辑模块用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时；
所述输入接口时钟的相位值固定，所述用户逻辑模块具体用于通过改变所述分频时钟的相位值来改变所述PHY接口的数据传输延时；
当所述用户逻辑模块改变所述分频时钟的相位使得所述输入接口时钟与所述分频时钟的相位差为0度时，所述数据传输延时为3个输入接口时钟周期；
当所述用户逻辑模块改变所述分频时钟的相位使得所述输入接口时钟与所述分频时钟的相位差为180度时，所述数据传输延时为2个输入接口时钟周期。
2.如权利要求1所述的接口，其特征在于，所述用户逻辑模块还用于通过调整所述延迟单元的tap值来改变所述数据传输延时。
3.如权利要求1或2所述的接口，其特征在于，所述用户逻辑模块还用于将所述输入接口时钟与所述分频时钟的时钟速率比设置为预设时钟速率比。
4.如权利要求3所述的接口，其特征在于，所述预设时钟速率比为2:1、3:1、4:1、5:1中任意一项。
5.一种FPGA芯片，其特征在于，所述FPGA芯片上的物理接口包括如权利要求1-4任意一项所述的一种基于FPGA原语的PHY接口。
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