[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器串SR、第1字线WL、第2字线WL、第1选择栅极线SGD、第2选择栅极线SGS、及控制电路16，所述第1存储器串SR包含第1选择晶体管ST1、第1存储单元MT、第2存储单元MT、及第2选择晶体管ST2。控制电路16在对第1存储单元MT的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加第1电压VREAD，且对第1及第2选择栅极线施加第2电压VSG的第1动作。

[相关申请]

本申请享有以日本专利申请2017-252186号(申请日：2017年12月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND型(Not-And，与非)闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置包含：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在第1存储单元的栅极；第2字线，连接在第2存储单元的栅极；第1选择栅极线，连接在第1选择晶体管的栅极；第2选择栅极线，连接在第2选择晶体管的栅极；及控制电路，控制写入动作。控制电路在对第1存储单元的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加将第1及第2存储单元设为导通状态的第1电压，且对第1及第2选择栅极线施加将第1及第2选择晶体管设为导通状态的第2电压的第1动作。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图4是表示第1实施方式的半导体存储装置所具备的行解码器的连接的图。

图5是第1实施方式的半导体存储装置中的写入动作的流程图。

图6是表示第1实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。

图7是表示读出动作中的字线与NAND串的信道的电压的时序图的一例。

图8是表示第2实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。

图9是表示第2实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。在该说明时，涵盖所有图地对共通的部分标注共通的参考符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上三维地积层着存储单元晶体管的三维积层型NAND型闪速存储器为例来进行说明。此外，半导体存储装置并不限定于三维积层型NAND型闪速存储器，也能够应用于在半导体衬底上配置着存储单元晶体管的平面型NAND型闪速存储器。

1.1关于构成

1.1.1关于半导体存储装置的整体构成

首先，使用图1对半导体存储装置的整体构成进行说明。此外，在图1的例子中，利用箭头线表示各块的连接的一部分，但连接并不限定于此。