[发明专利]动态随机存取存储器及其操作方法

说明书

本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法。该DRAM包括一存储器阵列以及一控制元件。该存储器阵列包括一更新单元。该更新单元包括一第一存储胞以及一第二存储胞。该第一存储胞经配置以存储数据。该第二存储胞经配置以经由与该第一存储胞一同被程序化而具有一存储电能。该第一存储胞和该第二存储胞可由该存储器阵列的同一列控制。该控制元件经配置以当该第二存储胞的该存储电能变得低于一临界电能时，将该更新单元的一更新率增加到一第一更新率。该临界电能高于一标准电能。该标准电能用于判断二进制逻辑。

技术领域

本公开主张2017年11月30日申请的美国临时申请案第62/592,536号及2018年2月20日申请的美国正式申请案第15/900,421号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法，尤其是指较有效率的功率消耗的DRAM操作方法。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的形态。该种形态的随机存取存储器将每个位元的数据存储在单独的电容器中。最简单的DRAM单元包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷存储在电容器中，则根据所使用的惯例，该单元被称为存储逻辑高。如果不存在电荷，则称该单元存储逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新存储在电容器中的电荷。由于电容器只能存储非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位元线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例中，提供一种动态随机存取存储器(dynamic random accessmemory，DRAM)。该DRAM包括一存储器阵列以及一控制元件。该存储器阵列包括一更新单元。该更新单元包括一第一存储胞以及一第二存储胞。该第一存储胞经配置以存储数据。该第二存储胞经配置以经由与该第一存储胞一同被程序化而具有一存储电能。该第一存储胞和该第二存储胞可由该存储器阵列的同一列控制。该控制元件经配置以当该第二存储胞的该存储电能变得低于一临界电能时，将该更新单元的一更新率增加到一第一更新率。该临界电能高于一标准电能。该标准电能用于判断二进制逻辑。

在本公开的一些实施例中，该控制元件经配置以在增加该更新率之后不再降低该更新率。

在本公开的一些实施例中，该更新单元的一存储胞的数量正相关于该更新率，该存储胞的该存储电能变的低于该临界电能。

在本公开的一些实施例中，该存储电能被降低一降低程度。该降低程度与该更新率成正相关。

在本公开的一些实施例中，该DRAM还包括一观测元件。该观测元件经配置以监测由于该第二存储胞的劣化而导致的该第二存储胞的该存储电能的减少。

在本公开的一些实施例中，该控制元件经配置以当该第二存储胞的一电压电平变得低于一临界电压电平时，将该更新率增加到该第一更新率。该临界电压电平高于一标准电压电平。该标准电压电平用于判断二进制逻辑。