[发明专利]一种65nm的CMOS无线TDD前端

说明书

本发明专利发明公开了一种65nm的CMOS无线TDD前端，包括一个8位幅度调制器AM，一个9位相位调制器PM，两个变压器，一个PA/LNA核心电路，两个PA驱动器，两个相位内插器PI和一个缓冲器Buffer。本发明通过功率放大器重复使用实现集成T/R切换，消除了传统的信号路径中T/R有损切换。系统在接收模式期间将PA重新配置为LNA，并且仅使用DC模式控制开关来实现TDD共存。

技术领域

本发明涉及时分双工系统领域，尤其涉及一种65nm的CMOS无线TDD前端。

背景技术

在TDD系统中，发射和接收路径在共享天线的同一频段内工作。 TRSW在TX和RX之间进行选择，并将两者相互隔离。在TX模式下，开关将接收器屏蔽在高PA输出功率下，而在RX模式下，开关可防止空闲PA在RX输入端提供泄漏路径或增加噪声。除了强大的隔离，TRSW还必须具有低IL，以最大限度地降低PA输出功率，PA效率以及RX噪声系数（NF）和灵敏度的降级。为了满足隔离和IL要求，许多商业TRSW模块仍然使用昂贵的材料，如GaAs或厚膜SOI来实现pHEMT或PIN二极管开关器件。由于PA的高输出电压摆幅超出了现代CMOS器件所容许的范围，第二，硅的低基板电阻在千兆赫兹频率下引起泄漏和损耗，所以将TRSW集成到体硅工艺上是具有挑战性的。在对发表的SoC系统的调查中，许多仍然没有集成的T/R或频带切换功能。

发明内容

为了解决上述问题，本发明提供了一种65nm的CMOS无线TDD前端。

实施方案：

一种65nm的CMOS无线TDD前端，包括芯片，所述芯片包括顶部逻辑链路和底部逻辑链路，所述顶部逻辑链路强制稳定接地，所述底部逻辑链路强制稳定的VDD输出，所述顶部逻辑链路和底部逻辑链路均包括AM调制器，PM调制器，变压器， PA/LNA核心电路， PA驱动器，相位内插器PI和缓冲器Buffer，所述AM调制器之后依次经过解串、解码连接PA驱动器，所述PM驱动器之后依次经过解串、解码连接相位内插器PI，之后连接PA驱动器。

进一步的，所述AM调制器为八位幅度AM调制器，所述PM调制器为九位相位PM调制器。

进一步的，所述变压器有两个，所述PA驱动器有两个，所述相位内插器PI有两个，所述变压器、PA驱动器、相位内插器PI均分别位于顶部逻辑链路和底部逻辑链路之中。

进一步的，所述PA/LNA核心电路包含两个子PA，每个子PA使用分隔开但相同的TX链路。

进一步的所述子PA，AM调制器和PM调制器的输入数据均被解串并解码，所述AM调制器的输入数据经过解串、解码转换成温度检测数据和BIN标准的二进制数据。

进一步的，所述缓冲器Buffer由两个共源增益级组成，共源增益级后安装有源跟随器输出驱动器。

进一步的，所述变压器的初级线圈和次级线圈的匝数之比为1:1。

有益效果：本发明通过功率放大器重复使用实现集成T/R切换，消除了传统的信号路径中T/R有损切换。系统在接收模式期间将PA重新配置为LNA，并且仅使用DC模式控制开关来实现TDD共存。

附图说明

图1为本发明系统框图；

图2为本发明PA驱动电路图；

图3为本发明缓存器电路图；

图4为本发明PA/LNA核心电路图。

具体实施方式

下面结合附图对本发明的具体实施方式进行详细说明。