[发明专利]SOI FET技术中的背偏置

说明书

本发明涉及SOI FET技术中的背偏置。在一方面，本公开提供一种半导体器件结构，其具有绝缘体上硅(SOI)衬底，所述绝缘体上硅(SOI)衬底由有源层、衬底和掩埋绝缘层构成，所述掩埋绝缘层位于所述衬底的上表面上并位于所述有源层的下表面下方。下方具有沟道区的至少一个栅电极位于所述有源层的上表面上方，并且至少一个垂直连接元件在所述至少一个栅电极下方在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸。所述至少一个垂直连接元件用于背偏置FET，其中背偏置接触在所述晶片的后侧。

技术领域

本公开通常涉及半导体器件制造，更特别地，涉及绝缘体上硅(SOI)技术中的垂直连接元件。

背景技术

先进半导体器件结构的发展已导致越来越多的半导体器件(例如，晶体管、电容器、电阻器等)集成到半导体晶片上的集成电路中。到目前为止，摩尔定律的观察或预测被证明是准确的，从而将半导体行业的研究和开发推动至较小的技术节点，目前计划在2017年底保持10nm的宽度，这是由于半导体器件经历非常积极的缩放以用于增加每个集成电路的半导体器件的数量或密度。

通常，互补金属氧化物半导体(CMOS)IC中有两类主要组件，即，晶体管和互连。尽管晶体管的性能和密度通常随着高级缩放而改善，但是连接晶体管的互连或布线的性能在缩放之后劣化。因此，IC的性能、功能和功耗由互连的制造决定。

互连由诸如引线、布线和过孔(路径或通路的Latin，也称为垂直互连访问)的一个或多个连接元件实现。通常，过孔是物理电子电路中的层之间的电连接，该过孔穿过一个或多个相邻层的平面，即，垂直穿过物理电子电路中的至少一个层。

然而，半导体器件的连续缩放导致若干问题。例如，在减小半导体器件的几何形状之后，由于晶体管的操作特性在缩放之后改变的事实，半导体器件的泄漏功率指数地增加，特别是相对于阈值电压V_TH的影响。阈值电压V_TH表示晶体管从导通状态切换到非导通状态时的电压，反之亦然。通常，晶体管的缩放影响阈值电压V_TH相对于电源电压的缩放，从而导致泄漏功率的增加，这越来越成为在先进技术节点的晶体管的待机模式期间的功耗中的主导因素，即，在先进技术节点的待机模式下，泄漏功率的影响变得更加显著。因此，对于先进的移动或电池操作器件，泄漏功率是限制这种移动或电池操作器件的电源容量和操作时间的重要问题。

用于降低由漏电流引起的功耗的已知方法是提供背偏置，这允许通过向晶片衬底的背侧施加偏置电压来提供对晶体管的泄漏性能的额外控制。

应对满足摩尔定律的挑战的另一种方法是所谓的“绝缘体上硅”(SOI)技术，例如，它指的是使用分层硅-绝缘体-硅衬底代替半导体制造(尤其是微电子)中的传统的体硅衬底，以减少寄生器件电容，从而提高性能。基于SOI的器件与传统的体硅器件的不同之处在于，硅结位于电绝缘体(典型地为二氧化硅或蓝宝石)上方(这些类型的器件称为蓝宝石上硅或SOS)。绝缘体的选择在很大程度上取决于预期的应用，其中蓝宝石用于高性能射频(RF)和辐射敏感应用，而二氧化硅用于减少微电子器件中的短沟道效应。

目前用于根据SOI技术制造积极缩放的半导体器件的先进方法采用所谓的“完全耗尽的绝缘体上半导体”(FDSOI)技术，该技术被认为是用于制造IoT应用的有希望的候选者。这里，当与标准SOI技术相比时，使用更薄的最上层或有源层(例如，硅)，当与具有相对较厚的有源层的标准SOI技术相比时，其提供对沟道区域之上的栅极的良好控制。

在FDSOI技术中，背偏置(也称为体偏置)被认为是在极低电压和极低泄漏的情况下改善半导体器件的性能。这里，在具有目标晶体管的SOI衬底的掩埋氧化物下方施加偏置电压。这样做会改变晶体管的静电控制并移位它们的阈值电压V_TH，以便在正向背偏置下获得更多的驱动电流(并且因此，以增加的漏电流为代价获得更高的性能)或者在反向背偏置下以降低性能为代价切断漏电流。