[发明专利]一种差值型相对延时调节器

说明书

本发明属于集成电路的延时器技术领域，具体为一种差值型相对延时调节器。本发明提供的差值型相对延时调节器，包括第一延时调节通道和第二延时调节通道；两个通道结构相同，均由输入相位控制器、传输延时调节器和输出相位控制器依次级联而成；在相同的延时调节码和逻辑值相反的一对相位控制位的控制下，这两个通道将相同的输入待延时信号经过各自的延时处理后产生一对输出延时信号。延时调节码对这两个输出延时信号跳变沿之间相对延时调节粒度的大小等于其对通道之中的传输延时调节器上升沿和下降沿的传输延时调节粒度之差的绝对值。本发明减小了相对延时的调节粒度，提高了相对延时的调节精度。

技术领域

本发明属于集成电路的延时器技术领域，具体涉及一种差值型相对延时调节器。

背景技术

延时链是数字电路中用于将信号进行一定时间的延时的模块，数字调节延时链因其数字化特点而具有结构简单和工艺兼容性好等优点，基于逻辑门延时的数字调节传输延时链因其在数字化的基础上采用标准单元设计从而进一步满足了自动化设计流程的需要。

公知的基于非门的传输延时调节器，如图1所示，其中虚线框内是延时调节单元包括由一个非门和两个三态非门；将延时调节单元级联之后，非门形成了一条延时链；延时调节码SN:1为独热码（或称一位有效编码，其中有且只有一位为有效电平），通过控制每一级三态非门可以选择延时链上其中一个节点上的信号作为输出，从而产生相对于输入信号（IN）具有一定传输延时的输出信号（OUT）。在该结构中，延时调节码对传输延时的调节粒度等于一个非门和一个三态非门的传输延时之和。如图2所示的是对该结构传输延时调节特性的仿真结果：随着7位独热码S7:1中有效电平由低位逐渐移动到高位，上升沿和下降沿传输延时均线性增加，其斜率为传输延时的调节粒度，所以上升沿和下降的传输沿延时的调节粒度分别为DR=69.3ps和DF=53.9ps。

在延时调节器的设计中，有时并不必须采用传输延时（即：输出信号相对于输入信号所具有的延时）的方式来实现，还可以采用相对延时（即：由同一输入信号所产生的两个或两个以上输出延时信号之间所具有的延时）的方式来实现。双相位非交叠时钟就是其中一个例子，它利用相对延时来产生非交叠的一对时钟，广泛应用于时序优化、开关电容电路、低功耗数字电路等领域。由于非交叠时间对工艺、电压、温度、寄生参数等非理想因素十分敏感，因此为了确保电路功能正确或进行性能优化，需要对非交叠时间进行调节来补偿非理想因素的影响。然而，在公知的双相位可调非交叠时钟电路（US7352222：“Clockgenerator with programmable non-overlapping-clock-edge capability”）中，其非交叠时间仍然采用调节传输延时的方式实现；正如图2所示基于门延时的传输延时调节粒度通常为几十ps，因此以调节传输延时的方式难以更精细地调节相对延时。

公知的相对延时调节器，其缺点在于：其调节粒度受限于门级传输延时而难以进一步减小。

发明内容

本发明的目的在于提供的一种差值型相对延时调节器，以解决上述公知的相对延时调节器存在调节粒度受限于逻辑门传输延时而难以进一步减小的问题。

本发明提供的差值型相对延时调节器，由两个结构相同的延时调节通道组成；在相同的延时调节码和逻辑值相反的一对相位控制位的控制下，这两个通道将相同的输入待延时信号经过各自的延时处理后产生一对输出延时信号。延时调节码对这两个输出延时信号跳变沿之间相对延时调节粒度的大小等于其对通道之中的传输延时调节器上升沿和下降沿的传输延时调节粒度之差的绝对值。本发明减小了相对延时的调节粒度，提高了相对延时的调节精度。

本发明提供的差值型相对延时调节器，如图3所示，包括第一延时调节通道（100）和第二延时调节通道（200）；