[发明专利]针对仲裁器PUF的可靠性增强结构及其增强方法

说明书

本发明涉及电路设计与信息安全领域，公开了一种针对仲裁器PUF的可靠性增强结构，包括仲裁器PUF电路，仲裁器PUF电路包括仲裁器模块、两个延迟链、附加延迟模块、可靠性标志产生模块和控制逻辑产生模块，附加延迟模块包括分别设置两个延迟链与仲裁器模块之间的附加延迟单元，附加延迟单元与仲裁器模块之间设有二选一多路选择器，二选一多路选择器的两个输入端均分别与附加延迟单元和延迟链相连，二选一多路选择器的输出端均与仲裁器模块相连，仲裁器模块连有可靠性标志产生模块。本发明还公开了针对仲裁器PUF的可靠性增强结构的增强方法。本发明针对仲裁器PUF的可靠性增强结构及其增强方法，提高仲裁器PUF输出的可靠性，使其能够直接应用于密钥产生而避免采用任何纠错机制。

技术领域

本发明涉及电路设计与信息安全领域，具体涉及一种针对仲裁器PUF的可靠性增强结构及其增强方法。

背景技术

物理不可克隆函数(PUF)主要通过捕获芯片在制造过程中产生的器件和连线的工艺偏差，实现将一组输入二进制编码映射为另外一组输出二进制编码的功能。当输入一个激励(challenge)c时，PUF将返回一个响应(response)r。由于该函数的内部参数取决于芯片的制造过程中的工艺偏差，而工艺偏差是无法估算且不可复制的，因此PUF具有唯一的激励-响应集合(Challenge-response Pairs,CRPs)，具有可不克隆的特性。利用其不可克隆特性，PUF可用来进行密钥产生和认证等安全应用，可以大大增强嵌入式系统的安全性。

仲裁器PUF是一种最常见的PUF电路，其结构如图7所示，它通过级联多个开关延迟模块形成两条对称的延迟链，每一级开关延迟模块包含两个对称的延迟单元，根据选择信号的不同，两个输入信号分别经过不同的延迟单元到达输出，由于芯片制造中对称的延迟单元的工艺偏差不一样，导致所级联构成的两条对称延迟链的延迟时间也不同。多路选择信号是PUF的激励，不同的激励信号取值会使仲裁器PUF形成两条不同的延迟链。最后，两条延迟链的延迟信号经过由latch或者filp-flop构成的仲裁器(arbiter)判决产生0/1的响应，从而生成PUF响应输出，该电路可以产生2N个CRPs。

然而，由于仲裁器PUF电路的特殊构造，其输出不可避免会受到环境因素的影响(温度、电压等)，因此，后续需要采用各种纠错机制来从PUF噪声数据中提取稳定密钥。常用的纠错机制包括模糊提取器(Fuzzy Extractor)、索引校正子技术(Index-basedsyndrome，IBS)或者模式匹配(Pattern Matching)等。但是，采用上述纠错机制会带来一些明显的问题：

1)纠错过程需要很大的执行开销，给资源受限的嵌入式系统带来极大负担；

2)纠错技术需要产生一种公开的辅助信息Helper data来恢复原始密钥，这会泄露密钥的部分信息；

3)PUF的输出响应需要直接输入到纠错模块，由于纠错模块与PUF模块往往是分离的，这为物理探测攻击提供了可能。

发明内容

本发明的目的就是针对上述技术的不足，提供一种针对仲裁器PUF的可靠性增强结构及其增强方法，提高仲裁器PUF输出的可靠性，使其能够直接应用于密钥产生而避免采用任何纠错机制。