[发明专利]三维半导体器件及其制造方法

说明书

本公开提供了一种三维半导体器件及其制造方法，该半导体器件包括：在基板上的下层结构，下层结构在基板的第一区域和第二区域上具有不同的厚度，该下层结构包括在顶部的电极层和在其下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，该蚀刻停止层对于上层结构和下层结构具有蚀刻选择性；第一接触插塞和第二接触插塞，分别填充限定在第一区域和第二区域上的上层结构和蚀刻停止层中的第一开口和第二开口并分别接触下层结构的对应的电极层，使得第一接触插塞和第二接触插塞中的一个与第一接触插塞和第二接触插塞的另一个相比相对于蚀刻停止层的底部向下延伸得更远。

技术领域

本公开涉及半导体器件和/或其制造方法，更具体地，涉及高度集成的三维半导体器件和/或其制造方法。

背景技术

半导体器件已经被高度集成以满足用户的高性能和/或低制造成本的要求。由于半导体器件的集成度是决定产品价格的重要因素，所以越来越需要高集成。因此，已经提出具有三维布置的存储单元的三维半导体存储器件。

发明内容

本发明构思的某些示例实施方式提供提高集成度的三维半导体器件和/或其制造方法。

本发明构思不限于上述的示例实施方式。以上没有提及的其它示例实施方式将从以下描述而被本领域技术人员清楚地理解。

根据示例实施方式，一种半导体器件包括：基板，包括第一区域和第二区域；下层结构，在基板上，下层结构在第一区域上具有第一厚度并在第二区域上具有第二厚度，第二厚度大于第一厚度，下层结构包括在顶部的电极层和在电极层下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，上层结构的顶表面在第一区域和第二区域上为基本上相同的水平面，该蚀刻停止层相对于上层结构和下层结构两者具有蚀刻选择性；第一接触插塞，填充第一开口，上层结构和蚀刻停止层在第一区域上包括穿过其限定的的第一开口，第一接触插塞与下层结构的电极层连接；以及第二接触插塞，填充第二开口，上层结构和蚀刻停止层在第二区域上包括穿过其限定的第二开口，第一接触插塞的底表面与蚀刻停止层的底表面具有第一距离，并且第二接触插塞的底表面与蚀刻停止层的底表面具有第二距离，第一距离与第二距离不同。

根据示例实施方式，一种半导体器件包括：基板，包括第一区域和第二区域；下层结构，在基板上，下层结构在第一区域上具有第一厚度并在第二区域上具有第二厚度，第二厚度大于第一厚度，下层结构包括在顶部的电极层和在电极层下面的绝缘层；非晶硼层，在下层结构上；上层结构，在非晶硼层上，上层结构的顶表面在第一区域和第二区域上为基本上相同的水平面，非晶硼层相对于上层结构和下层结构两者具有蚀刻选择性；第一接触插塞，填充第一开口，上层结构和非晶硼层在第一区域上包括穿过其限定的第一开口，第一接触插塞与下层结构的电极层连接；以及第二接触插塞，填充第二开口，上层结构和非晶硼层在第二区域上包括穿过其限定的第二开口，第二接触插塞与下层结构的电极层连接。

根据示例实施方式，一种三维(3D)半导体存储器件包括：基板，包括单元阵列区域和连接区域；堆叠结构，在基板上，该堆叠结构是导电层和绝缘层的交替结构，该堆叠结构在连接区域中具有台阶形状，该台阶形状包括多个台阶，所述多个台阶包括至少第一台阶和第二台阶，第二台阶低于第一台阶，第一台阶和第二台阶的每个包括在顶部的导电层和在导电层下面的绝缘层；蚀刻停止层，在堆叠结构上；层结构，在蚀刻停止层上，该层结构的顶表面在单元阵列区域和连接区域上为基本上相同的水平面，蚀刻停止层相对于层结构和堆叠结构两者具有蚀刻选择性；第一接触插塞，填充第一开口，层结构和蚀刻停止层包括穿过其限定并到达第一台阶的导电层的第一开口；以及第二接触插塞，填充第二开口，层结构和蚀刻停止层包括穿过其限定并到达第二台阶的导电层的第二开口，第一接触插塞的底表面与第二接触插塞的底表面相比从蚀刻停止层的底表面更远地进入到该层结构的导电层中。