[发明专利]栅极接地N型金属氧化物半导体晶体管

说明书

本发明公开一种栅极接地N型金属氧化物半导体晶体管，其包含一P型基底；一P型阱区域，设于该P型基底中；一指栅极横越该P型阱区域，其中该指栅极的一第一侧壁上设有一第一间隙壁，该指栅极相对于该第一侧壁的一第二侧壁上设有一第二间隙壁；一N⁺漏极掺杂区，设于该P型阱区域中，且邻近该指栅极的该第一侧壁，其中该N⁺漏极掺杂区邻接该第一间隙壁的一底部边缘；一N⁺源极掺杂区，相对于该N⁺漏极掺杂区设于该P型阱区域中，其中该N⁺源极掺杂区相对于该第二间隙壁的一底部边缘保持一预定距离；以及一P⁺拾取环设于该P型阱区域中且环绕该指栅极、该N⁺漏极掺杂区与该N⁺源极掺杂区。

技术领域

本发明涉及一种半导体元件，特别是涉及一种具有静电防护功能的半导体元件。

背景技术

由于更高操作速度、更低工作电压、更高封装密度和更低成本的需求推动了所有元件尺寸的缩减，静电放电(ESD)现象在IC中显得越来越重要。这通常意味着更薄的介电层、更高的掺杂水平、更陡峭的掺杂接面及更高的电场，所有这些因素都有助于提高对有害ESD事件的灵敏度。

常见的使保护输入/输出(I/O)接垫免受ESD故障影响的方案是采用金属氧化物半导体元件，例如NMOS晶体管，其漏极连接到引脚而被保护，其源极接地，并依靠在ESD事件期间寄生双载流子晶体管(源极作为射极，漏极作为集极，主体半导体作为基极)的模式，以提供到地的低阻抗电流路径。保护级别或故障阈值可通过改变NMOS元件的宽度来设定。

作为ESD保护，回弹(snapback)解决方案需要具有高于其所保护芯片电源电压的触发电压(trigger voltage)。但是，在某些应用中，噪声突峰(noise spikes)和系统级事件(system level events)经常发生。如果芯片的电源电压与回弹解决方案的触发电压之间的差距不够大，这些事件可能会触发ESD保护。如果回弹电压(snapback voltage)及保持电压(holding voltage)低于电源电压，则会发生闭锁效应。

发明内容

为解决前述问题，本发明于是提供了一种具有静电放电防护功能的半导体元件，能具有较高的保持电压。

本发明一实施例提供一种栅极接地N型金属氧化物半导体晶体管，包含一P型基底；一P型阱区域，设于该P型基底中；一指栅极横越该P型阱区域，其中该指栅极的一第一侧壁上设有一第一间隙壁，该指栅极相对于该第一侧壁的一第二侧壁上设有一第二间隙壁；一N⁺漏极掺杂区，设于该P型阱区域中，且邻近该指栅极的该第一侧壁，其中该N⁺漏极掺杂区邻接该第一间隙壁的一底部边缘；一N⁺源极掺杂区，相对于该N⁺漏极掺杂区设于该P型阱区域中，其中该N⁺源极掺杂区相对于该第二间隙壁的一底部边缘保持一预定距离；以及一P⁺拾取环设于该P型阱区域中且环绕该指栅极、该N⁺漏极掺杂区与该N⁺源极掺杂区。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1为本发明一实施例所绘示的栅极接地N型金属氧化物半导体晶体管上视布局示意图；

图2为沿着图1中切线I-I’所视的剖面示意图；

图3为本发明另一实施例所绘示的栅极接地N型金属氧化物半导体晶体管的剖面示意图。

主要元件符号说明

1～栅极接地N型金属氧化物半导体晶体管

11a、11b～指栅极