[发明专利]一种译码器、方法和计算机存储介质

说明书

本发明实施例公开了一种译码器，译码器的至少一个以上计算单元用于：获取基础矩阵中变量节点n的待译码的软比特信息；判断译码迭代次数i是否小于译码迭代阈值；确定i小于译码迭代阈值时，判断译码层数k是否小于基础矩阵的行数a；确定k小于a时，根据第k‑1层变量节点n的软比特信息，确定第k层变量节点n的软比特信息，且根据第k‑1层变量节点n的软比特信息，确定第k+1层变量节点信息；根据第k+1层变量节点信息，确定第k+1层校验节点信息；将k更新为k+1，重新执行判断k是否小于a；确定k大于等于a时，将i更新为i+1，重新执行判断i是否小于译码迭代阈值，直至i等于译码迭代阈值。本发明实施例还同时公开了一种译码方法和计算机存储介质。

技术领域

本发明涉及无线通信中的准循环低密度奇偶校验(QC-LDPC，QuasiCyclic Low-Density Parity-Check)码的译码器技术领域，尤其涉及一种译码器、方法和计算机存储介质。

背景技术

随着多媒体广播、无线通信、超大规模集成电路(VLSI，Very Large ScaleIntegration)技术的不断发展，LDPC码作为最接近香农极限的前向纠错码(FEC，ForwardError Correction)，被选为未来第五代移动通信技术(5G，5th-Generation)中增强移动宽带(eMBB，Enhance Mobile Broadband)业务的数据信道编码方案。

LDPC已经被广泛应用在数字视频广播(DVB，Digital Video Broadcasting)、无线局域网(WLAN，Wireless Local Area Networks)、全球微波互联接入(WiMAX，WorldwideInteroperability for Microwave Access)等通信系统中，面临着未来5G移动通信系统中大容量、低时延、高可靠的业务需求，以及各种不同的应用场景需求，设计高性能、低成本、灵活的LDPC译码器成为该领域主要的技术挑战。

为了满足LDPC译码器有较高的误码率性能和吞吐率性能，要求块差错率(BLER，BlockErrorRatio)性能至少达到1E-3以下，吞吐率达10Gbps～20Gbps，误码率性能的保证需要可靠、复杂的译码算法，吞吐率性能的提高需要很低的译码延时；业界目前的LDPC译码器大多采用标准分层译码(Standard Layered-decoding)方法，采用该方法的译码器在迭代译码过程中存在存储器访问冲突问题，导致译码时延增加，吞吐率较低，难以满足低时延需求；由此可以看出，现有的LDPC译码方法中采用标准分层译码方法时存在译码效率低下的技术问题。

发明内容

有鉴于此，本发明实施例期望提供一种译码器、方法和计算机存储介质，能够避免现有的LDPC译码方法中采用标准分层译码方法时存在译码效率低下的技术问题，旨在提高LDPC译码的译码效率。

为达到上述目的，本发明的技术方案是这样实现的：