[发明专利]一种译码器、方法和计算机存储介质

权利要求书

1.一种译码器，其特征在于，所述译码器至少包括一个以上计算单元，其中，所述计算单元用于：

获取低密度奇偶校验LDPC码的基础矩阵中变量节点n的待译码的软比特信息；其中，n为大于等于0且小于所述基础矩阵的列数b的整数；

判断所述LDPC码的译码迭代次数i是否小于预设的译码迭代阈值；

确定译码迭代次数i小于所述译码迭代阈值时，判断所述LDPC码的译码层数k是否小于所述基础矩阵的行数a；

确定译码层数k小于所述基础矩阵的行数a时，根据所述基础矩阵第k-1层变量节点n的软比特信息、上一次迭代中所述基础矩阵第k层变量节点n到校验节点m的检验节点信息和所述基础矩阵第k层变量节点n到校验节点m的检验节点信息，确定所述基础矩阵第k层变量节点n的软比特信息，且根据所述基础矩阵第k-1层变量节点n的软比特信息和上一次迭代中所述基础矩阵第k+1层变量节点n到校验节点m的检验节点信息，确定所述基础矩阵第k+1层变量节点n到校验节点m的变量节点信息；

基于函数，根据所述基础矩阵第k+1层变量节点n到校验节点m的变量节点信息，确定所述基础矩阵第k+1层校验节点m到变量节点n的校验节点信息；

将译码层数k更新为k+1，重新执行判断所述LDPC码的译码层数k是否小于所述基础矩阵的行数a；

确定译码层数k大于等于所述基础矩阵的行数a时，将迭代次数i更新为i+1，重新执行判断所述LDPC码的译码迭代次数i是否小于预设的译码迭代阈值，直至译码迭代次数i等于所述译码迭代阈值，将所述第k层变量节点n的软比特信息确定为所述变量节点n的待译码的软比特信息的译码结果；

其中，当i的初始值为0，k的初始值为0，且当k＝0或者1时，第k-1层的变量节点n的软比特信息为所述变量节点n的待译码的软比特信息。

2.根据权利要求1所述的译码器，其特征在于，所述计算单元根据所述基础矩阵第k-1层的变量节点n的软比特信息和上一次迭代中所述基础矩阵第k+1层变量节点n到校验节点m的检验节点信息，确定所述基础矩阵第k+1层变量节点n到校验节点m的变量节点信息中，所述计算单元具体用于：

将所述基础矩阵第k-1层变量节点n的软比特信息，减去上一次迭代中所述基础矩阵第k+1层变量节点n到校验节点m的检验节点信息，得到的差值确定为所述基础矩阵第k+1层变量节点n到校验节点m的变量节点信息。

3.根据权利要求1所述的译码器，其特征在于，所述译码器还包括预处理单元，所述预处理单元与所述计算单元相连接，在所述计算单元获取变量节点n的待译码的软比特信息之前，对应地，所述预处理单元用于确定变量节点n的待译码的软比特信息中，所述预处理单元具体用于：

获取待译码的软比特信息；

对所述待译码的软比特信息进行预处理，得到变量节点n的待译码的软比特信息。

4.根据权利要求3所述的译码器，其特征在于，所述预处理单元包括格式转换单元、路由单元、流水线控制单元、一个以上正移位单元和一个以上存储单元；其中，所述格式转换单元连接至所述一个以上存储单元，所述一个以上存储单元连接至所述一个以上正移位单元，所述一个以上正移位单元连接至所述路由单元，所述路由单元连接至所述一个以上计算单元，所述流水线控制单元分别连接至所述一个以上正移位单元和所述一个以上计算单元，所述正移位单元与所述存储单元一一对应；

所述格式转换单元用于：对所述待译码的软比特信息进行分块，得到一个以上待译码的软比特信息块，将一个以上待译码的软比特信息块发送至对应的存储单元进行存储；

所述存储单元用于：接收待译码的软比特信息块，进行分组存储；

所述流水线控制单元用于确定所述正移位单元接收到待译码的软比特信息，触发所述正移位单元，所述正移位单元具体用于对待译码的软比特信息进行正循环移位，得到移位后的待译码的软比特信息；

所述路由单元用于：按照预设的路由方式，将移位后的待译码的软比特信息输出至所述一个以上计算单元，使得所述计算单元获取到变量节点n的待译码的软比特信息。