[发明专利]一种带有双栅的变K槽型LDMOS

说明书

本发明涉及的带有双栅的变K槽型LDMOS属于功率半导体器件技术领域。本发明相对于传统结构具有以下三个特点：（1）在N型漂移区引入双介质槽以折叠漂移区，提高器件的耐压。（2）利用双RESURF技术在双槽之间引入的垂直P柱可以将等势线延伸至漂移区底部从而充分利用器件漂移区，调制器件体内电场可进一步提升器件的击穿电压还可大幅提高漂移区浓度降低比导通电阻。（3）当器件开启时双栅会给电流提供双导通沟道，从而降低器件的比导通电阻。本发明的有益效果为，具有比导通电阻低、耐压高和版图面积小的优点，尤其适用于超低比导通电阻的横向高压半导体功率器件。

技术领域

本发明属于功率半导体技术领域，涉及一种带有双栅的变K槽 LDMOS (LaterDouble Metal Oxide Semiconductor)。

背景技术

带有介质埋层的SOI LDMOS器件因为它优异的隔离性以及对闩锁效应强大的免疫性，在功率IC方面具有很大的应用市场。为了实现平面LDMOS器件更好的击穿特性RESURF技术得到了广泛的应用。更好的器件性能使LDMOS器件在集成电路中占据更为重要的位置，LDMOS器件存在占地面积大的问题RESURF技术虽然对提高器件耐压具有不错的效果但对缩减器件面积方面毫无作用。槽型技术的提出在减小器件面积上有着优异的成效，能够在减小单元间距的同时降低比导通电阻且还不用牺牲器件耐压。

我们通过改变介质的介电系数（VK）结合槽型结构来改善介质槽自身对器件性能的限制。其中需要注意的是介质材料自身承受耐压的能力与介质的介电系数成反比，其辅助耗尽漂移区的能力与介电系数成正比。所以在使用变K技术时往往需要在耐压与比导之间有所取舍。利用在结构中将槽型技术，双栅结构以及高浓度掺杂P条融合在一起，有效的在提高耐压的基础上，减小版图面积进而降低比导通电阻。

发明内容

本发明申请的目的在于通过在器件漂移区中引入变K介质槽进而折叠漂移区，提高器件的击穿电压，降低器件的比导通电阻。利用双RESURF技术在双槽之间引入的垂直P柱可以将等势线延伸至漂移区底部从而充分利用器件漂移区，削弱漂移区中纵向电场的叠加，引入横向电场，调制器件体内电场可进一步提升器件的击穿电压还可大幅提高漂移区浓度降低比导通电阻。缓解器件的“硅极限”问题，提高器件的击穿电压。当器件开启时双栅结构会给电流提供双导通沟道，从而降低器件的比导通电阻。三者共同作用，进一步扩展了低比导高压功率器件的应用范围。

为解决上述问题，本发明实施例提供了如下技术方案：

一种带有双栅的变K槽型LDMOS，其元胞结构包括P型衬底11、SiO₂埋氧层21、N型漂移区31，其特征在于：所述N型漂移区31包括第一低K介质槽41、第二低K介质槽42，第一SiO₂介质槽61、第二SiO₂介质槽62、高浓度掺杂P条14、P阱区13。

所述P阱区13包括P型重掺杂区12和第一N型重掺杂区33与第二N型重掺杂区34，其上端是源端电极53，其左端是第一栅低K薄层43和第一栅电极52，其右端是第二栅低K薄层44和第二栅电极54。第一栅电极52与第一低K介质槽41连接。第二栅电极54与第二低K介质槽42连接。第一低K介质槽41下端与第一SiO₂介质槽61连接。第二低K介质槽42下端与第二SiO₂变K介质槽62连接。

所述第一栅电极52和源端电极53通过介质层24隔离，第二栅电极54和源端电极53通过介质层25隔离。

所述第一低K介质槽41左侧与第三N型重掺杂32相连，第二低K介质槽42与第四N型重掺杂35相连。

所述第三N型重掺杂区32上端设置有第一漏电极51，第四N型重掺杂区35上端设置有第二漏电极55。第一漏电极51和第一栅电极52之间通过介质层22隔离，第二漏电极55和第二栅电极54之间通过介质层23隔离。