[发明专利]静电放电保护电路

说明书

本发明公开了一种静电放电保护电路，所述静电放电保护电路包括NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。则所述静电放电保护电路相当于在所述NMOS管的栅极增加一电容和电阻的触发电路，可以有助于提高栅极电压并降低ESD保护电路在工作状态时的触发电压，且提升ESD保护电路的响应速度，从而大大提高ESD保护电路的防静电性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种静电放电保护电路。

背景技术

集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置中都会设计静电放电(Electro-Static discharge，ESD)保护电路以防止内部电路因静电而受损坏。目前，经常采用GGNMOS(Gate Grounded NMOS，栅极接地N型金属氧化物半导体)作为静电放电保护电路。

然而，在现有技术中，因GGNMOS结构本身的触发电压偏高，ESD保护电路的响应速度慢，则ESD保护能力欠佳。

因此，针对上述技术问题，有必要提供一种改进的静电放电保护电路。

发明内容

本发明所要解决的技术问题是提供一种静电放电保护电路，其触发电压较低且响应速度较快，可以提高ESD保护电路的性能。

为解决上述技术问题，本发明提供的静电放电保护电路，包括：NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。

进一步的，在所述的静电放电保护电路中，所述电容为PMOS管，其中，所述PMOS管的栅极作为所述电容的一端与所述NMOS管的栅极相连，所述PMOS管的源极、漏极和阱三端短接作为所述电容的另一端接电源端。

进一步的，在所述的静电放电保护电路中，所述PMOS管的阱与所述NMOS管的阱在工作状态时形成反向PN结隔离。

可选的，在所述的静电放电保护电路中，所述电阻为P型多晶硅电阻。

进一步的，在所述的静电放电保护电路中，所述P型多晶硅电阻的宽度在0.5微米至1微米之间。

进一步的，在所述的静电放电保护电路中，所述电阻和所述电容的时间常数在10纳秒至500纳秒之间。

进一步的，在所述的静电放电保护电路中，所述电阻和所述电容的时间常数为100纳秒。

进一步的，在所述的静电放电保护电路中，所述电阻的阻值在20千欧至500千欧之间。

进一步的，在所述的静电放电保护电路中，所述电容的电容值在0.2皮法至5皮法之间。

与现有技术相比，本发明具有以下有益效果：

本发明的静电放电保护电路包括NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。则所述静电放电保护电路相当于在所述NMOS管的栅极增加一电容和电阻的触发电路，可以有助于提高栅极电压并降低ESD保护电路在工作状态时的触发电压，且提升ESD保护电路的响应速度，从而大大提高ESD保护电路的防静电性能。

附图说明

图1为本发明实施例中提供的一种静电放电保护电路的连接结构示意图；

图2为本发明实施例中所述静电放电保护电路内部的剖面结构示意图。

具体实施方式