[发明专利]移位寄存器单元、栅极驱动电路、显示装置及驱动方法

说明书

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路和耦合电路。消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到上拉节点；输出电路被配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端；耦合电路与上拉控制节点电连接，且被配置为响应于消隐上拉信号对上拉控制节点进行耦合上拉。该移位寄存器单元可以对上拉控制节点进行耦合上拉，从而使得对上拉节点的充电更充分，以避免发生输出异常。

技术领域

本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。

背景技术

在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。

目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路和耦合电路。所述消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；所述显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到所述上拉节点；所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述耦合电路与所述上拉控制节点电连接，且被配置为响应于所述消隐上拉信号对所述上拉控制节点进行耦合上拉。

例如，在本公开一实施例提供的移位寄存器单元中，所述耦合电路包括第一电容，所述第一电容的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第一电容的第二极和所述上拉控制节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述耦合电路包括第一电容和第一晶体管。所述第一晶体管的栅极和所述上拉控制节点连接，所述第一晶体管的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第一晶体管的第二极和所述第一电容的第一极连接，所述第一电容的第二极和所述上拉控制节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路包括：充电子电路，被配置为响应于第二时钟信号将所述消隐输入信号输入到所述上拉控制节点；存储子电路，被配置为存储所述充电子电路输入的所述消隐输入信号；隔离子电路，被配置为在所述上拉控制节点的电平和第三时钟信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

例如，在本公开一实施例提供的移位寄存器单元中，所述充电子电路包括第二晶体管，所述第二晶体管的栅极和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第一极和消隐输入信号端连接以接收所述消隐输入信号，所述第二晶体管的第二极和所述上拉控制节点连接；所述存储子电路包括第二电容，所述第二电容的第一极和所述上拉控制节点连接，所述第二电容的第二极和第一电压端连接以接收第一电压；所述隔离子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述上拉控制节点连接，所述第三晶体管的第一极和第三时钟信号端连接以接收所述第三时钟信号作为所述消隐上拉信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接，所述第四晶体管的栅极和所述第三时钟信号端连接以接收所述第三时钟信号，所述第四晶体管的第二极和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示输入电路包括第五晶体管；所述第五晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第五晶体管的第一极和显示输入信号端连接以接收所述显示上拉信号，所述第五晶体管的第二极和所述上拉节点连接。