[发明专利]移位寄存器单元、栅极驱动电路、显示装置及驱动方法

权利要求书

1.一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路和耦合电路；其中，

所述消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；

所述显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到所述上拉节点；

所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；

所述耦合电路与所述上拉控制节点电连接，且被配置为响应于所述消隐上拉信号对所述上拉控制节点进行耦合上拉；

所述耦合电路包括第一电容和第一晶体管；

所述第一晶体管的栅极和所述上拉控制节点连接，所述第一晶体管的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第一晶体管的第二极和所述第一电容的第一极连接，所述第一电容的第二极和所述上拉控制节点连接。

2.根据权利要求1所述的移位寄存器单元，其中，所述消隐输入电路包括：

充电子电路，被配置为响应于第二时钟信号将所述消隐输入信号输入到所述上拉控制节点；

存储子电路，被配置为存储所述充电子电路输入的所述消隐输入信号；

隔离子电路，被配置为在所述上拉控制节点的电平和第三时钟信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

3.根据权利要求2所述的移位寄存器单元，其中，

所述充电子电路包括第二晶体管，所述第二晶体管的栅极和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第一极和消隐输入信号端连接以接收所述消隐输入信号，所述第二晶体管的第二极和所述上拉控制节点连接；

所述存储子电路包括第二电容，所述第二电容的第一极和所述上拉控制节点连接，所述第二电容的第二极和第一电压端连接以接收第一电压；

所述隔离子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述上拉控制节点连接，所述第三晶体管的第一极和所述第三时钟信号端连接以接收所述第三时钟信号作为所述消隐上拉信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接，所述第四晶体管的栅极和所述第三时钟信号端连接以接收所述第三时钟信号，所述第四晶体管的第二极和所述上拉节点连接。

4.根据权利要求1-3任一所述的移位寄存器单元，其中，所述显示输入电路包括第五晶体管；

所述第五晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第五晶体管的第一极和显示输入信号端连接以接收所述显示上拉信号，所述第五晶体管的第二极和所述上拉节点连接。

5.根据权利要求1-3任一所述的移位寄存器单元，其中，所述输出端包括移位信号输出端和像素信号输出端，所述移位信号输出端和所述像素信号输出端输出所述复合输出信号，所述输出电路包括第六晶体管、第七晶体管和第三电容；

所述第六晶体管的栅极和所述上拉节点连接，所述第六晶体管的第一极和第四时钟信号端连接以接收第四时钟信号作为所述复合输出信号，所述第六晶体管的第二极和所述移位信号输出端连接；

所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和所述第四时钟信号端连接以接收所述第四时钟信号作为所述复合输出信号，所述第七晶体管的第二极和所述像素信号输出端连接；

所述第三电容的第一极和所述上拉节点连接，所述第三电容的第二极和所述第六晶体管的第二极连接。

6.根据权利要求5所述的移位寄存器单元，还包括下拉电路和下拉控制电路；其中，

所述下拉控制电路被配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；

所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点、所述移位信号输出端和所述像素信号输出端进行降噪。