[发明专利]同步多线程处理器

说明书

一种同步多线程处理器，包括：索引RAM、存储缓存器、数据高速缓存器以及至少两条流水线，其中：所述至少两条流水线，分别与所述索引RAM、所述存储缓存器以及所述数据高速缓存器均连接，适于访问所述数据高速缓存器；每一条流水线存在一一对应的数据缓存区，且所述数据缓存区用于：当对应的流水线接收到的待存储数据的位数大于所述对应的流水线的最大数据位数时，存储所述数据存储指令对应数据的一部分；数据移位器，适于将不同流水线对应的数据缓存区中的数据进行移位，以恢复所述待存储数据，并将所述待存储数据存储至所述存储缓存器。上述方案能够在实现数据实时存储的同时，使用较低位数的流水线来支持较高位数的处理器。

技术领域

本发明涉及处理器领域，尤其涉及一种同步多线程处理器。

背景技术

高速缓存器是内存子系统中的一个组成部分。高速缓存器可以临时存储内存数据，从而为处理器提供快速访问。高速缓存器的缓存结构可以是多层的，例如一级高速缓存和二级高速缓存。在现有技术中，高速缓存器根据存储的数据不同，又可以分为数据高速缓存器和指令高速缓存器。

同步多线程(Simultaneous Multi-Threading，SMT)是一种优化片上资源利用效率的技术。在SMT处理器中，存储资源可以被不同的硬件线程复用，例如浮点单元、算术逻辑单元和高速缓存等的计算资源被多个线程共享。

在现有技术中，处理器在进行流水线操作时，若此时并发有数据存储操作，则通常需要在流水线上的操作指令完成之后再进行数据存储操作，无法在流水线繁忙时实现实时的数据存储。

此外，在现有技术中，当处理器的位数较大时，为满足处理器的需求，相应的流水线对应的处理位数也需要与处理器的位数相同。然而，随着处理器的位数增大，增加相应流水线对应的处理位数需要的成本越来越高。

发明内容

本发明实施例解决的是在实现数据实时存储的同时，如何使用较低位数的流水线来支持较高位数的处理器。

为解决上述技术问题，本发明实施例提供一种同步多线程处理器，包括：索引RAM、存储缓存器、数据高速缓存器以及至少两条流水线，其中：所述至少两条流水线，分别与所述索引RAM、所述存储缓存器以及所述数据高速缓存器均连接，适于访问所述数据高速缓存器；其中：每一条流水线对应一个独立的线程，其中的至少一条流水线为可中断流水线，至少一条流水线为非可中断流水线，且所述中断流水线适于在接收到数据存储指令时停止当前所执行的非数据存储指令，并执行所述数据存储指令；每一条流水线存在一一对应的数据缓存区，且所述数据缓存区用于：当对应的流水线接收到的待存储数据的位数大于所述对应的流水线的最大数据位数时，存储所述待存储数据的一部分；数据移位器，适于将不同流水线对应的数据缓存区中的数据进行移位，以恢复所述待存储数据，并将所述待存储数据存储至所述存储缓存器。

可选的，所述至少两条流水线中的至少一条流水线包括：可中断流水支线、非可中断流水支线以及数据合并器，其中：所述可中断流水支线包括可中断缓存区，所述可中断缓存区用于在所述可中断流水支线接收到中断指令时，存储在接收到所述中断指令之前运行指令及对应的数据；所述非可中断流水支线包括非可中断缓存区，所述非可中断缓存区用于存储所述非可中断流水支线运行时生成的中间数据；所述数据合并器，适于对所述可中断缓存区中的中间数据、所述非可中断缓存区中的中间数据以及所述流水线对应的存储缓存器中存储的数据进行合并，以得到所述流水线对应的运行结果。

可选的，所述可中断流水支线顺序执行接收到的指令。

可选的，每一条流水线还包括：待定存储区，所述待定存储区用于存储对应流水线上前一条指令执行时对应的结果数据。

可选的，所述同步多线程处理器还包括：与每一条流水线一一对应设置的分级缓存器组，其中：第i条流水线对应的分级缓存器组中的每一个分级缓存器，适于缓存所述第i条流水线执行相应指令时所对应的中间数据，1＜i≤N，N为流水线总数。