[发明专利]同步多线程处理器

权利要求书

1.一种同步多线程处理器，其特征在于，包括：索引RAM、存储缓存器、数据高速缓存器、至少两条流水线以及数据移位器，其中：

所述至少两条流水线，分别与所述索引RAM、所述存储缓存器以及所述数据高速缓存器均连接，适于访问所述数据高速缓存器；其中：每一条流水线对应一个独立的线程，其中的至少一条流水线为可中断流水线，至少一条流水线为非可中断流水线，且所述可中断流水线适于在接收到数据存储指令时停止当前所执行的非数据存储指令，并执行所述数据存储指令；

每一条流水线存在一一对应的数据缓存区，且所述数据缓存区用于：当对应的流水线接收到的待存储数据的位数大于所述对应的流水线的最大数据位数时，存储所述待存储数据的一部分；

所述数据移位器，适于将不同流水线对应的数据缓存区中的数据进行移位，以恢复所述待存储数据，并将所述待存储数据存储至所述存储缓存器。

2.如权利要求1所述的同步多线程处理器，其特征在于，所述至少两条流水线中的至少一条流水线包括：可中断流水支线、非可中断流水支线以及数据合并器，其中：

所述可中断流水支线包括可中断缓存区，所述可中断缓存区用于在所述可中断流水支线接收到中断指令时，存储在接收到所述中断指令之前运行指令及对应的数据；

所述非可中断流水支线包括非可中断缓存区，所述非可中断缓存区用于存储所述非可中断流水支线运行时生成的中间数据；

所述数据合并器，适于对所述可中断缓存区中的中间数据、所述非可中断缓存区中的中间数据以及所述流水线对应的存储缓存器中存储的数据进行合并，以得到所述流水线对应的运行结果。

3.如权利要求2所述的同步多线程处理器，其特征在于，所述可中断流水支线顺序执行接收到的指令。

4.如权利要求1所述的同步多线程处理器，其特征在于，每一条流水线还包括：待定存储区，所述待定存储区用于存储对应流水线上前一条指令执行时对应的结果数据。

5.如权利要求1所述的同步多线程处理器，其特征在于，还包括：与每一条流水线一一对应设置的分级缓存器组，其中：第i条流水线对应的分级缓存器组中的每一个分级缓存器，适于缓存所述第i条流水线执行相应指令时所对应的中间数据，1＜i≤N，N为流水线总数。

6.如权利要求5所述的同步多线程处理器，其特征在于，所述可中断流水线对应的分级缓存器组，还适于存储所述非可中断流水线执行相应指令时所对应的中间数据。

7.如权利要求6所述的同步多线程处理器，其特征在于，所述非可中断流水线在执行相应指令时对应的输出结果包括：所述非可中断流水线在执行相应指令时对应的中间数据，以及所述可中断流水线所存储的所述非可中断流水线执行相应指令时所对应的中间数据的合并结果。

8.如权利要求5所述的同步多线程处理器，其特征在于，所述可中断流水线对应的分级缓存器组包括：定时清除单元，适于在定时时长达到预设时长时，清除所述可中断流水线上的非加载指令。

9.如权利要求1所述的同步多线程处理器，其特征在于，所述可中断流水线，还适于在未执行操作指令且不存在缓存冲突时，监听外部请求。

10.如权利要求1所述的同步多线程处理器，其特征在于，还包括：仲裁单元，与所有流水线均耦接，适于当检测到任意两条流水线上的访问指令冲突时，对发生冲突的流水线上的访问指令进行排序，以使得所述发生冲突的流水线上的访问指令按顺序访问。

11.如权利要求1所述的同步多线程处理器，其特征在于，所述存储缓存器与每一条流水线一一对应。

12.如权利要求1所述的同步多线程处理器，其特征在于，所述索引RAM与每一条流水线一一对应。

13.如权利要求1～12任一项所述的同步多线程处理器，其特征在于，所有流水线均为支持同步多线程的流水线。