[发明专利]或非型快闪存储器

说明书

本发明提供一种或非型快闪存储器，其包含降低了消耗电力的三维结构的存储单元。本发明的快闪存储器包括多个柱状部，从硅基板的表面朝垂直方向延伸且包含主动区域；电荷蓄积部，以围绕各柱状部的侧部的方式形成；控制栅极，以围绕行方向的电荷蓄积部(130A)的侧部的方式形成；以及选择栅极，以围绕行方向的电荷蓄积部(130B)的侧部的方式形成。柱状部的其中一个端部经由接触孔而电连接至位线，柱状部的另一个端部电连接于形成在硅基板表面的导电区域。

技术领域

本发明涉及一种或非(NOR)型快闪存储器，尤其涉及一种存储单元的三维结构。

背景技术

NOR型快闪存储器为了提高其集成度，采用假想接地方式或多电压电平方式。在典型的假想接地方式中，存储单元的源极/漏极(drain)与在行方向上邻接的存储单元的源极/漏极为共用，共用的源极及漏极电连接于位线。在进行读出时，所选择的存储单元的源极被施加为接地电位，漏极被施加为读出电压，邻接的存储单元的源极/漏极成为浮置(floating)状态(专利文献1、专利文献2)。

多电压电平方式中，控制朝向浮动栅极(floating gate)或捕获(trap)电荷的电荷蓄积区域的电荷，从而对存储单元设定多个阈值。专利文献3中，作为电荷捕获型的多电压电平存储器，揭示了镜位型(mirror bit type)快闪存储器。该快闪存储器在硅基板表面与栅极电极之间，形成氧化膜-氮化膜-氧化膜的ONO，在氧化膜与氮化膜的界面上捕获电荷。调换对源极/漏极施加的电压，使氮化膜(电荷蓄积层)的源极侧、漏极侧分别保持电荷，从而在1个存储单元中存储2位的信息。而且，还提出下述结构：在栅极电极的两端附近形成分离的ONO膜，以蓄积电荷的区域物理分离。

而且，伴随半导体元件的高集成化，开发出一种将存储单元三维地、或沿垂直方向堆叠的三维NAND快闪存储器(例如专利文献4)。所述快闪存储器在半导体基板上从其表面朝垂直方向延伸形成多个柱(pillar)，且由例如包含隧道(tunnel)绝缘层、电荷蓄积层及阻挡(block)绝缘层的存储膜围绕柱的侧壁。

现有技术文献

专利文献

专利文献1：日本专利特开2003-100092号公报

专利文献2：日本专利特开平11-110987号公报

专利文献3：日本专利特开2009-283740号公报

专利文献4：日本专利特开2016-58494号公报

[发明所要解决的问题]

在NOR型快闪存储器中，也要求高的动作电流与集成密度。若存储单元的沟道(channel)长度变短或设计规则变小，则源极/漏极间的距离将变短，从而会因未预期的击穿(break down)导致存储单元擅自导通，成为读出或写入错误等的原因。而且，即使在此种状况下，仍要求缩短编程或擦除的动作时间。

发明内容

本发明的目的在于解决此种以往的问题，提供一种包含三维结构的存储单元的NOR型快闪存储器及其制造方法。

本发明的NOR型快闪存储器包括：基板；多个柱状部，从所述基板的表面朝垂直方向延伸，且包含导电性的半导体材料；电荷蓄积部，以围绕各柱状部的侧部的方式形成；绝缘部，以围绕各柱状部的侧部的方式形成；控制栅极，以围绕行方向的电荷蓄积部的侧部的方式形成；以及选择栅极，以围绕行方向的绝缘部的侧部的方式形成，所述柱状部的其中一个端部经由接触孔而电连接于位线，所述柱状部的另一个端部电连接于所述基板侧的基准电位，包含所述电荷蓄积部及所述控制栅极的存储单元与包含所述绝缘部及所述选择栅极的选择晶体管串联连接。