[发明专利]一种带加抖机制的小数分频实现方法

权利要求书

1.一种带加抖机制的小数分频实现方法，其特征在于该方法包括如下步骤：

步骤 1）：通过基于 18bit 线性反馈移位寄存器原理的伪随机信号发生器产生 18bit 伪随机信号，再将该伪随机信号送入一阶 delta-sigmal 调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出 1bit 的加抖信号，所述一阶 delta-sigmal 调制器由 18bit 累加器构成；

步骤 2）：将 1bit 的加抖信号送入一个高通滤波器中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声；

步骤 3）：将步骤 2）处理后的 1bit 的加抖信号送入到 MASH 1-1-1 结构的delta-sigmal 调制器中，生成 3bit 的分频调整参数；

步骤 4）：将步骤 3）获得的 3bit 的分频调整参数与可配置的 12bit 的整数分频数系数相加，调整瞬时分频系数以使输出的分频系数为带加抖机制的小数分频系数；

所述伪随机信号发生器包括 n 个寄存器，且 n 个寄存器初始值不同时为零，所述18bit 伪随机信号由 D0-Dn-1的信号组成，所述 D0为低位信号，所述 Dn-1为经n 个寄存器延时 n 拍后的信号；所述 MASH 1-1-1 结构的 delta-sigmal 调制器由 3 个 24bit的一阶delta-sigmal 调制器级联，所述 3 个 24bit 的一阶 delta-sigmal 调制器连接有噪声抵消电路，所述噪声抵消电路抵消前两级的量化噪声以实现将加抖的小数分频参数转换成 3bit 的分频调整参数；

所述 24bit 的一阶 delta-sigmal 调制器通过将输入的 24bit 小数分频参数与反馈的量化参数不断累加，并以 25bit 累加器的最高 bit 作为量化输出；

所述噪声抵消电路的输入端包括 Q0[n]、Q1[n]、Q2[n]，所述 Q0[n]、Q1[n]、Q2[n]分别为三个一阶 delta-sigmal 调制器的量化输出，所述 Q0[n] 经噪声抵消电路转换输出 Q0[n-1]、Q0[n-2]，所述 Q1[n] 经噪声抵消电路转换输出 Q1[n-1]、Q1[n-2]，所述 Q2[n] 经噪声抵消电路转换输出 Q2[n-1]、Q2[n-2]，由 Q0[n]、Q1[n]的转换输出以及 Q2[n]计算获得噪声抵消电路输出结果 y[n]；

所述噪声抵消电路计算公式：y[n]= Q0[n-2]+ Q1[n-1]- Q1[n-2] + Q2[n]-2*Q2[n-1]+ Q2[n-2]。