[发明专利]用于二进制向量分解的二进制乘法器

说明书

本申请公开了用于二进制向量分解的二进制乘法器。一种处理器，包括：解码电路系统，用于对指令进行解码；数据高速缓存单元，包括用于为所述处理器高速缓存数据的电路系统；以及近似矩阵乘法(AMM)电路，包括：数据接收器电路，用于接收权重向量w和输入向量x、以及压缩调节参数n，所述权重向量和所述输入向量两者的大小均为N；分解器电路，用于通过计算大小为N×n的二进制分解矩阵B和大小为n的字典向量s而将w分解为以及二进制乘法器电路，用于计算所述二进制乘法器电路包括用于计算阵列乘积〖(B〗^T x)的硬件加速器电路。

技术领域

本公开总体上涉及半导体器件领域，并且更具体地、但不排他地涉及一种用于二进制乘法器的系统和方法，所述二进制乘法器用于二进制向量分解(binary vectorfactorization，BVF)。

背景技术

多处理器系统正变得越来越普遍。在现代世界中，计算资源在人类生活中扮演着越来越综合的角色。随着计算机变得越来越无处不在，控制着从电网到大型工业机器到个人计算机到灯泡的一切，对功能更强大的处理器的需求也随之增加。

附图说明

当结合附图阅读时，将最佳地根据以下具体实施方式来理解本公开。应强调的是，根据行业中的标准实践，各种特征不必按比例绘制，并且仅用于说明的目的。当明确地或隐含地示出了比例时，其仅仅提供了一个说明性示例。在其他实施例中，为讨论清楚起见，可以任意地扩大或缩小各种特征的尺寸。

图1a至图1b是框图，展示了根据本说明书的一个或多个示例的通用向量友好指令格式及其指令模板。

图2a至图2d是框图，展示了根据本说明书的一个或多个示例的示例专用向量友好指令格式。

图3是根据本说明书的一个或多个示例的寄存器架构的框图。

图4a是框图，展示了根据本说明书的一个或多个示例的示例有序流水线和示例寄存器重命名、乱序发布/执行流水线。

图4b是框图，展示了根据本说明书的一个或多个示例的将包括在处理器中的有序架构核的示例和示例寄存器重命名、乱序发布/执行架构核两者。

图5a至图5b展示了根据本说明书的一个或多个示例的更具体的有序核架构的框图，其中所述核是芯片中的若干逻辑块(包括属于相同类型和/或不同类型的其他核)之一。

图6是根据本说明书的一个或多个示例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成显卡的处理器的框图。

图7至图10是根据本说明书的一个或多个示例的计算机架构的框图。

图11是根据本说明书的一个或多个示例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

图12展示了根据本说明书的一个或多个示例的BVF的模式。

图13是根据本说明书的一个或多个示例的使用BVF的近似矩阵乘法器的系统模型。

图14是根据本说明书的一个或多个示例的执行单元的框图。

图15是根据本说明书的一个或多个示例的矩阵单元的框图。

图16是框图，示出了根据本说明书的一个或多个示例的加法器树的选择元件。

图17展示了根据本说明书的一个或多个示例的在BVF的上下文中有用的简化阵列的示例。

图18展示了可以通过使用加法器树来进一步优化的计算。

图19是根据本说明书的一个或多个示例的共享加法器树的框图。

图20是根据本说明书的一个或多个示例的半加法器的所选元件的框图。