[发明专利]用于二进制向量分解的二进制乘法器在审
| 申请号： | 201810658230.5 | 申请日： | 2018-06-19 |
| 公开（公告）号： | CN109144471A | 公开（公告）日： | 2019-01-04 |
| 发明（设计）人： | E·科恩;D·D·B-D·鲁宾;M·比哈尔;D·维恩布莱德 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/523 | 分类号： | G06F7/523;G06F17/16 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 何焜;黄嵩泉 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 二进制乘法器 电路 二进制向量 输入向量 分解 处理器 向量 数据高速缓存单元 高速缓存数据 解码电路系统 矩阵 二进制分解 分解器电路 数据接收器 硬件加速器 电路系统 接收权重 近似矩阵 权重向量 解码 乘法 字典 指令 压缩 申请 | ||
1.一种处理器，包括：
解码电路系统，用于对指令进行解码；
数据高速缓存单元，包括用于为所述处理器高速缓存数据的电路系统；以及
近似矩阵乘法(AMM)电路，包括：
数据接收器电路，用于接收权重向量w和输入向量x、以及压缩调节参数n，所述权重向量和所述输入向量两者的尺寸均为N；
分解器电路，用于通过计算尺寸为N×n的二进制分解矩阵B和尺寸为n的字典向量s而将w分解为以及
二进制乘法器电路，用于计算所述二进制乘法器电路包括用于计算阵列乘积(BTx)的硬件加速器电路。
2.如权利要求1所述的处理器，其特征在于，所述硬件加速器电路是乘法器累加器与触发器的二维阵列，所述二维阵列用于遍历外循环以使得每个周期的元素的部分结果被累加，并且其中，所有输入X乘以所有权重W。
3.如权利要求1所述的处理器，其特征在于，所述硬件加速器电路是加法器与触发器的二维阵列，所述二维阵列用于计算数字之和，其中，每个权重是0或者1。
4.如权利要求1所述的处理器，其特征在于，所述硬件加速器是加法器树。
5.如权利要求4所述的处理器，其特征在于，所述加法器树是全加法器树。
6.如权利要求5所述的处理器，其特征在于，所述全加法器树用于计算g个元素的条件和，形式为
7.如权利要求4所述的处理器，其特征在于，所述加法器树是包括共享加法器块、以及半加法器树的阵列的共享加法器树，其中，所述共享加法器块由所述半加法器树的阵列共享。
8.如权利要求7所述的处理器，其特征在于，所述半加法器树包括多路复用的输入，其中，权重W从X0+X1、X1、X0和0之间进行选择。
9.一种芯片上系统(SoC)，包括：
存储器；
输入/输出装置；以及
核，包括：
解码电路系统，用于对指令进行解码；
数据高速缓存单元，包括用于为所述处理器高速缓存数据的电路系统；以及
计算单元，所述计算单元具有近似矩阵乘法(AMM)电路，所述AMM电路包括：
数据接收器电路，用于接收权重向量w和输入向量x、以及压缩调节参数n，所述权重向量和所述输入向量两者的尺寸均为N；
分解器电路，用于通过计算尺寸为N×n的二进制分解矩阵B和尺寸为n的字典向量s而将w分解为以及
二进制乘法器电路，用于计算所述二进制乘法器电路包括用于计算阵列乘积(BTx)的硬件加速器电路。
10.如权利要求9所述的SoC，其特征在于，所述硬件加速器电路是乘法器累加器与触发器的二维阵列，所述二维阵列用于遍历外循环以使得每个周期的元素的部分结果被累加，并且其中，所有输入X乘以所有权重W。
11.如权利要求9所述的SoC，其特征在于，所述硬件加速器电路是加法器与触发器的二维阵列，所述二维阵列用于计算数字之和，其中，每个权重是0或者1。
12.如权利要求9所述的SoC，其特征在于，所述硬件加速器是加法器树。
13.如权利要求12所述的SoC，其特征在于，所述加法器树是全加法器树。
14.如权利要求13所述的SoC，其特征在于，所述全加法器树用于计算g个元素的条件和，形式为
15.如权利要求12所述的SoC，其特征在于，所述加法器树是包括共享加法器块、以及半加法器树的阵列的共享加法器树，其中，所述共享加法器块由所述半加法器树的阵列共享。
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