[发明专利]用于管芯上控制存储器命令、时序和/或控制信号的系统和方法

说明书

本申请公开了用于管芯上控制存储器命令、时序和/或控制信号的系统和方法。定序器电路被配置成生成用于管芯上存储器控制电路系统的控制信号。控制信号可以包括存储器操作脉冲，其用于执行在选择的非易失性存储单元上操作，该选择的非易失性存储单元实现在与定序器(和其他管芯上存储器控制电路系统)相同的管芯内。在配置数据中定义了存储器控制信号的时序、配置和/或持续时间，其可以在管芯和/或管芯上存储器电路系统的设计和/或制造后被修改。因此，在管芯、定序器和其他管芯上存储器控制电路系统的设计和/或制造之后，可以操纵由定序器生成的存储器控制信号的时序、配置和/或持续时间。

相关申请

本申请要求在2017年7月12日申请的美国临时申请号62/531,832的最早可用的有效申请日期的利益，并且其通过参考被并入本文。

技术领域

本公开在各种实施例中涉及存储器操作脉冲控制，并且更特别地涉及使用易失性存储器来控制存储器操作脉冲时序(timing)。

背景技术

非易失性(NV)存储系统可以包括定序器，该定序器可以被配置为尤其是实施在NV存储器上的操作。响应于执行特定操作的请求，定序器可以生成存储器控制信号，诸如命令信号、时序信号、控制信号、操作信号、操作脉冲等。由定序器生成的信号可适用于配置存储器器件以实施特定操作。信号的配置、时序和/或持续时间可以确定在NV存储器内执行的相应存储器操作的配置和/或时序。常规的定序器可以通过使用逻辑电路系统以确定的序列和/或时序来产生控制信号，逻辑电路系统可以实现在与存储器相同的结构上(与由定序器控制的存储元件相同的管芯)。逻辑电路系统可以在存储器管芯的外围区域内实施。相应地，定序器可以被设计成具有低尺寸和/或功率占用空间。由常规的管芯上控制电路系统产生的信号的配置、时序和/或持续时间可以在存储器被设计和/或制造时被固定(例如，可以被“硬连线”到电路系统的设计中)。因此，由常规的管芯上控制电路系统产生的控制信号的配置、时序和/或持续时间可能在设计和/或制造之后不能改变。如果需要改变，由于错误、漏洞或其他考虑，管芯上控制电路系统可能必须重新设计或重新制造，这可能是昂贵的和耗时的(并且可能影响实现在管芯上的其他组件)。然而，在设计和/或制造之后修改某些控制信号(或控制信号序列或模式)的配置、时序和/或持续时间可能是有利的。这样的修改可以使存储器器件能够适应不同的使用条件、磨损水平、测试条件、性能评估、错误率、用户偏好、命令、设置、参数等。因此，所需要的是系统、方法、装置、计算机程序产品和/或电路系统，用于在设计、制造和/或验证存储器结构之后，能够修改由此生成的存储器控制信号的配置、时序和/或持续时间。

发明内容

通过使用附图利用附加的具体性和细节来描述和解释本公开，该的具体性和细节是构成附图的一部分。附图的不同图中的元素的描述可以指代一个或更多个其他图的元素。类似的数字可以指代图中的类似元素，包括类似元素的替代实施例。附图仅描绘了本公开的某些实施例，并且因此不应被认为是对其范围的限制。

附图说明

图1A是说明了包括定序器的存储系统的一个实施例的示意块图，该定序器被配置为适应存储器命令、时序和/或控制信号(诸如存储器操作脉冲)。

图1B描绘了对应于由所公开的定序器生成的示例性存储器控制信号序列的时序图；

图1C是说明了定序器的另一个实施例的示意块图，该定序器被配置为通过使用定序器配置数据来适应存储器命令、时序和/或控制信号。

图1D是说明了如本文公开的定序器的另一个实施例的示意块图。

图1E是说明了包括定序器的存储系统的另一个实施例的示意块图，该定序器被配置为适应存储器命令、时序和/或控制信号(诸如存储器操作脉冲)。

图1F是说明了NV存储单元的一个实施例的示意块图。