[发明专利]用于管芯上控制存储器命令、时序和/或控制信号的系统和方法

权利要求书

1.一种管芯，包括：

非易失性存储器阵列；以及

存储器控制电路系统，其被配置为响应于在所述管芯上实现的定序器生成的控制信号来在所述非易失性存储器阵列中实施存储器操作，所述管芯包括所述非易失性存储器阵列，所述定序器被配置为：

从可编程存储单元检索对应于相应存储器操作的定序器条目，所检索的定序器条目包括信号数据和对应时序数据，所述信号数据限定在所述对应时序数据指定的时段输出的相应控制信号集；以及

根据所述检索的定序器条目生成控制信号，包括所述定序器生成由所述检索的定序器条目的信号数据限定的相应控制信号集，每个控制信号集是针对所述检索的定序器条目的对应时序数据指定的若干时钟周期生成的。

2.根据权利要求1所述的管芯，其中

响应于从所述可编程存储单元检索特定的定序器条目，所述定序器被配置成在由所述特定定序器条目的所述时序数据指定的若干时钟周期内生成所述特定定序器条目的所述信号数据限定的控制信号集。

3.根据权利要求1所述的管芯，其中：

所述时序数据包括指数和尾数；以

所述定序器被配置为通过使用所述定序器条目的所述时序数据的所述指数和尾数来确定由定序器条目的所述时序数据指定的所述时钟周期的数量。

4.根据权利要求3所述的管芯，其中所述定序器被配置为将由所述定序器条目的所述时序数据指定的所述时钟周期的数量计算为m×2^e，其中m是所述时序数据的尾数并且e是所述时序数据的指数。

5.根据权利要求1所述的管芯，其中：

所述定序器通过总线耦合到所述可编程存储单元，所述总线具有时序区域和信号区域；

所述定序器条目的所述时序数据经由所述总线的所述时序区域被通信；以及

所述定序器条目的信号数据经由所述总线的所述信号区域被通信。

6.根据权利要求1所述的管芯，其中所述可编程存储单元包括以下内容中的一个或更多个：易失性存储器、随机存取存储器即RAM、静态随机存取存储器即SRAM、动态随机存取存储器即DRAM、只读存储器、持久存储器、非暂时性存储介质和非易失性存储介质。

7.根据权利要求1所述的管芯，其中所述定序器包括：

获取电路系统，其被配置为从所述可编程存储单元检索第一定序器条目；以及

输出电路系统，其被配置为在由所述第一定序器条目的时序数据指定的若干时钟周期内生成所述第一定序器条目的信号数据限定的控制信号集；

其中，所述获取电路系统进一步被配置为检索一系列定序器条目中在所述第一定序器条目随后的第二定序器条目。

8.根据权利要求7所述的管芯，其中所述定序器进一步包括：

解码电路系统，其被配置为解析由所述获取电路系统检索的定序器条目，所述解码电路系统进一步被配置为响应于解析由所述获取电路系统检索的所述系列中的最后定序器条目来确定所述系列的定序器条目的处理完成；

其中完成所述系列的定序器条目包括生成控制信号矢量的序列，在由所述系列的相应定序器条目的所述时序数据指定的若干时钟周期内生成每个控制信号矢量。

9.根据权利要求1所述的管芯，其中所述定序器包括状态机电路系统，所述状态机电路系统包括：

状态逻辑，其被配置为保持定序器状态，所述定序器状态定义所述控制信号的输出状态；

输出逻辑，其被配置为输出由所述状态逻辑保持的所述定序器状态所定义的所述控制信号；以及

下一个状态逻辑，其被配置为基于存储在所述可编程存储单元内的定序器条目确定下一个定序器状态，并且响应于所述状态逻辑在确定数量的时钟周期内保持所述定序器状态，将所述状态逻辑转换为所述下一个定序器状态。