[发明专利]基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法

权利要求书

1.一种基于忆阻器非实质蕴涵逻辑的编码电路的操作方法，其特征在于，包括下述步骤：

(1)通过在所述编码电路的第二忆阻器E₂的第一端施加电压Vcond-，在所述编码电路的第五忆阻器E₅的第一端施加电压Vcond+，且在所述编码电路的第一忆阻器E₁、第三忆阻器E₃、第四忆阻器E₄、第六忆阻器E₆、第七忆阻器E₇和第八忆阻器E₈的第一端均施加0V电压来实现对第二忆阻器E₂和第五忆阻器E₅的非实质蕴涵操作；

(2)通过在所述第三忆阻器E₃的第一端施加电压Vcond-，在所述第六忆阻器E₆的第一端施加电压Vcond+，且在所述第一忆阻器E₁、第二忆阻器E₂、第四忆阻器E₄、第五忆阻器E₅、第七忆阻器E₇和第八忆阻器E₈的第一端均施加0V电压来实现对第三忆阻器E₃和第六忆阻器E₆的非实质蕴涵操作；

(3)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第五忆阻器E₅的第一端施加电压Vcond+，且在所述第一忆阻器E₁、第二忆阻器E₂、第三忆阻器E₃、第六忆阻器E₆、第七忆阻器E₇和第八忆阻器E₈的第一端均施加0V电压来实现对第四忆阻器E₄和第五忆阻器E₅的非实质蕴涵操作；

(4)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第六忆阻器E₆的第一端施加电压Vcond+，且在所述第一忆阻器E₁、第二忆阻器E₂、第三忆阻器E₃、第五忆阻器E₅、第七忆阻器E₇和第八忆阻器E₈的第一端均施加0V电压来实现对第四忆阻器E₄和第六忆阻器E₆的非实质蕴涵操作；

(5)通过在所述第五忆阻器E₅的第一端施加电压Vcond-，在所述第七忆阻器E₇的第一端施加电压Vcond+，且在所述第一忆阻器E₁、第二忆阻器E₂、第三忆阻器E₃、第四忆阻器E₄、第六忆阻器E₆和第八忆阻器E₈的第一端均施加0V电压来实现对第五忆阻器E₅和所述第七忆阻器E₇的非实质蕴涵操作；

(6)通过在所述第六忆阻器E₆的第一端施加电压Vcond-，在所述第八忆阻器E₈的第一端施加电压Vcond+，且在所述第一忆阻器E₁、第二忆阻器E₂、第三忆阻器E₃、第四忆阻器E₄、第五忆阻器E₅和第七忆阻器E₇的第一端均施加0V电压来实现对第六忆阻器E₆和所述第八忆阻器E₈的非实质蕴涵操作；

其中，所述编码电路，包括：第一忆阻器E₁、第二忆阻器E₂、第三忆阻器E₃、第四忆阻器E₄、第五忆阻器E₅、第六忆阻器E₆、第七忆阻器E₇、第八忆阻器E₈和第一分压电阻R_G；

所述第一忆阻器E₁的第一端、所述第二忆阻器E₂的第一端、所述第三忆阻器E₃的第一端、所述第四忆阻器E₄的第一端、所述第五忆阻器E₅的第一端、所述第六忆阻器E₆的第一端、所述第七忆阻器E₇的第一端和所述第八忆阻器E₈的第一端分别用于接收外部的输入电压；

所述第一忆阻器E₁的第二端、所述第二忆阻器E₂的第二端、所述第三忆阻器E₃的第二端、所述第四忆阻器E₄的第二端、所述第五忆阻器E₅的第二端、所述第六忆阻器E₆的第二端、所述第七忆阻器E₇的第二端和所述第八忆阻器E₈的第二端均与所述第一分压电阻R_G的一端相连，第一分压电阻R_G的另一端接地；

所述第一忆阻器E₁、所述第二忆阻器E₂、所述第三忆阻器E₃、所述第四忆阻器E₄、所述第五忆阻器E₅、所述第六忆阻器E₆、所述第七忆阻器E₇和所述第八忆阻器E₈均具有高阻态与低阻态；且第五忆阻器E₅、第六忆阻器E₆、第七忆阻器E₇和第八忆阻器E₈的初始状态均为低阻态，第一忆阻器E₁、第二忆阻器E₂、第三忆阻器E₃和第四忆阻器E₄的初始状态是根据编码待输入的信号进行相应地设置。