[发明专利]一种抗辐照高阶高速可参数重构FIR滤波器设计方法及系统

说明书

本发明公开了一种抗辐照高阶高速可参数重构FIR滤波器设计方法及系统，其中，该方法包括如下步骤：(1)根据任务需求，确定FIR滤波器的阶数N；(2)根据FPGA型号，确定一列乘加器所包含的乘加器的个数L；(3)如果N≤L，则采用基于乘加器硬核的低阶FIR滤波器设计方法完成滤波器设计；(4)如果N＞L，则采用基于乘加器硬核的高阶FIR滤波器设计方法完成滤波器设计。本发明具有运行速度快、占用资源少和阶数高的优点，适用于卫星有效载荷FIR滤波器的设计。

技术领域

本发明属于卫星导航技术领域，尤其涉及一种抗辐照高阶高速可参数重构FIR滤波器设计方法及系统。

背景技术

FIR滤波器因其架构简单、线性相位的特点，广泛应用于各种导航、通信卫星有效载荷的设计。目前，FPGA中的FIR滤波器的实现多采用FPGA内的乘法器硬核和SLICE相组合的方式实现，该方法采用乘法器硬核实现乘法功能，SLICE实现加法功能。该方法实现直观简单，但具有运行速度低、资源消耗大、阶数低、易受空间辐照的影响和FIR滤波器参数无法重构的缺陷。详细来说，卫星上使用的FIR滤波器存在如下问题：

(1)易受到单粒子翻转(SEU)的影响

SRAM型FPGA易受到SEU的影响，可靠性较低。

(2)资源消耗大

FIR滤波器中使用了大量的多比特加法器，资源消耗量大。

(3)时序非常紧张

FIR滤波器中使用了大量的多比特加法器，这些多比特加法器需要利用多级SLICE级联组合而成，每一级SLICE均具有固定的时延(时延大小和FPGA设计工艺相关，当FPGA器件型号选定后，该值为固定值)。如果多比特加法器采用了过多级的SLICE搭建而成，则必将导致运算时延巨大。两级触发器之间的组合逻辑时延过大，将导致时序逻辑无法满足时钟速率运行的要求。

(4)阶数低

由于采用SLICE实现难以兼顾高运行速率和高阶数，从而限制了星上的使用条件和使用环境。

(5)FIR滤波器参数无法重构

Xilinx公司提供的FIR滤波器IP核，无法灵活重构FIR滤波器的参数，导致设计不够灵活，无法满足设计的需要。

为此，亟需设计一种抗辐照、高阶数、高速度、可重构的FIR滤波器，来满足各类卫星有效载荷的设计要求。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供了一种抗辐照高阶高速可参数重构FIR滤波器设计方法及系统，具有抗辐照、高阶数、高速度、和可重构的效果。

本发明目的通过以下技术方案予以实现：根据本发明的一方面，一种抗辐照高阶高速可参数重构FIR滤波器设计方法，所述方法包括如下步骤：(1)根据任务需求，确定FIR滤波器的阶数N；(2)根据FPGA型号，确定一列乘加器所包含的乘加器的个数L；(3)如果N≤L，则采用基于乘加器硬核的低阶FIR滤波器设计方法完成滤波器设计；(4)如果N＞L，则采用基于乘加器硬核的高阶FIR滤波器设计方法完成滤波器设计。

上述抗辐照高阶高速可参数重构FIR滤波器设计方法中，在步骤(3)中，采用基于乘加器硬核的低阶FIR滤波器设计方法完成滤波器设计包括如下步骤：

(2.1)将乘加器硬核配置为乘累加的工作模式；

(2.2)将滤波器参数发送至各个乘加器的A输入端口；

(2.3)将等待进行FIR滤波的信号接入第1个乘加器的B输入端口；

(2.4)将第n个乘加器的B进位输出端口联接至第n+1个乘加器的B输入端口，N≥n≥1；