[发明专利]一种NVM芯片可靠性测试系统及测试方法

说明书

本申请涉及一种NVM芯片可靠性测试系统，其包括用于控制和产生测试激励信号的测试主机，测试主机包括相互通信的上位机和测试机，其中上位机发送测试指令及测试向量给测试机，并且测试机分析所接收的测试指令和测试向量以生成测试激励信号；以及与测试主机通信的测试板，包括驱动板和芯片基座板，其中驱动板对测试主机生成的测试激励信号进行处理，并把经处理的测试激励信号传输给芯片基座板。本申请还涉及使用如上所述的NVM芯片可靠性测试系统的NVM芯片可靠性测试方法。本发明的有益效果在于采用分级设计，显著减少了多芯片同测时需要的测试主机资源；测试模块在不同的项目中可以重复使用；以及测试方法最大限度的节约了测试时间。

技术领域

本申请涉及芯片测试领域，尤其涉及非易失存储器(non-volatile memory，以下简称NVM)芯片可靠性测试系统及测试方法。

背景技术

可靠性测试是NVM芯片必测项，也是最主要的测试项之一。

在固态技术协会标准组织(JEDEC)测试标准中列出可靠性测试项目，这些项目很多需要测试多颗芯片，并且测试需要时间比较长。不同测试中还常需要引入不同温度，比如高温工作寿命(HTOL)测试，分别需要77颗芯片在85摄氏度下1000小时的时间验证。新设计的芯片需要抽样进行可靠性测试，重新设计、改版及加工工艺改变都需要对可靠性测试部分项进行重新测试。而在设计、改版阶段，芯片除了包含功能管脚外大多还包含大量用于测试的管脚，特别是对于并行输出的NVM芯片，其自身管脚众多，因此最终单颗芯片通常需要30根及以上的测试资源管脚。

目前可靠性测试多使用存储器专用的自动化测试机(ATE)，以实现并行测试。使用这种方法测试耗费的管脚资源多，成本非常高。但若不采用并行测试，则有些测试项又不满足测试规范，且测试的时间非常长。

通常对于并行输出的NVM芯片，其擦除、编程操作需要的时间一般是读操作的1000倍以上。因此芯片测试时间主要用在擦除、编程上。

基于上述，本领域迫切需要一种高驱动比、测试成本低的NVM可靠性测试系统及测试方法。

发明内容

本申请之目的在于采用分级设计和分类测试思想，提供一种高驱动比、测试成本低的NVM可靠性测试系统，从而解决上述现有技术中的技术问题。本申请的NVM可靠性测试系统包括进行信号传输的测试主机和测试板，其中所述测试主机包括相互通信的上位机和测试机，所述测试主机用于控制和产生测试激励信号，且其中所述测试板包括依次连接的驱动板和芯片基座板。驱动板采用分级、分类及分组驱动设计来驱动测试主机的测试激励信号，并分类输出驱动后的信号。芯片基座板包括输入接口、片选模块和芯片基座组，其中所述片选模块构造成分类处理片选信号，实现全选、不选、单选或者分组选芯片基座板上的芯片。本申请的NVM可靠性测试系统显著减少了多芯片同测时需要的测试主机资源，节约测试成本，同时减少了占用的测试管脚资源。

为了实现上述目的，本申请提供下述技术方案。

在第一方面中，本申请提供一种NVM芯片可靠性测试系统，所述测试系统包括：

用于控制和产生测试激励信号的测试主机，所述测试主机包括相互通信的上位机和测试机，其中上位机发送测试指令及测试向量给测试机，并且测试机分析所接收的测试指令和测试向量以生成测试激励信号；以及

与测试主机通信的测试板，包括驱动板和芯片基座板，其中驱动板对测试主机生成的测试激励信号进行处理，并把经处理的测试激励信号传输给芯片基座板。

在第一方面的一种实施方式中，所述处理包括对测试激励信号进行组合和/或分组以实现下列测试模式中的一个或多个：同步擦、写；异步擦、写；同步读激励；以及异步读。

在第一方面的另一种实施方式中，所述测试主机与所述测试板采用线连接；和/或，所述测试板的驱动板和芯片基座板设计在同一PCB上、采用线连接、插入连接或者线连接和插入连接的混合连接。