[发明专利]半导体器件及该半导体器件的制造方法

说明书

本发明提供一种半导体器件，该半导体器件包括：n‑型层，设置在衬底的第一表面上；沟槽、n型区和p+型区，设置在n‑型层上；p型区，设置在n型区上；n+型区，设置在p型区上；栅绝缘层，设置在沟槽中；栅电极，设置在栅绝缘层上；源电极，设置在绝缘层、n+型区和p+型区上，该绝缘层设置在栅电极上；以及漏电极，设置在衬底的第二表面上。n型区包括第一部分和第二部分，第一部分与沟槽的侧表面接触并且平行于衬底的上表面延伸，第二部分与第一部分接触、与沟槽的侧表面隔开并且垂直于衬底的上表面延伸。

相关申请的交叉引用

本申请要求2017年12月14日提交的申请号为10-2017-0172298的韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用并入本文。

技术领域

本发明涉及一种半导体器件及该半导体器件的制造方法，并且更特别地，涉及一种改善半导体器件的性能指数的半导体器件及该半导体器件的制造方法。

背景技术

功率半导体器件需要低导通电阻或低饱和电压以在大量电流流动的同时降低导通状态下的功率损耗。此外，需要可以承受在断开状态或开关断开时施加到功率半导体器件的两端的反向高电压的特性，即高击穿电压特性。

形成功率半导体器件的原材料的外延层区或漂移区的浓度和厚度基于电力系统所需的额定电压来确定。根据泊松方程(Poisson equation)，由于需要功率半导体器件的击穿电压高，因此需要外延层区或漂移区浓度低且厚度大，从而导通电阻增加且前向电流密度减小。

本部分中公开的以上信息仅用于增强对本发明的背景的理解，因此可能包含不构成本领域技术人员已知的现有技术的信息。

发明内容

本发明改善半导体器件的特性。根据本发明的示例性实施例的半导体器件可以包括：n-型层，设置在衬底的第一表面上；沟槽、n型区和p+型区，设置在n-型层上；p型区，设置在n型区上；n+型区，设置在p型区上；栅绝缘层，设置在沟槽中；栅电极，设置在栅绝缘层上；绝缘层，设置在栅电极上；源电极，设置在绝缘层、n+型区和p+型区上；以及漏电极，设置在衬底的第二表面上，其中n型区包括第一部分和第二部分，第一部分与沟槽的侧表面接触并且平行于衬底的上表面延伸，第二部分与第一部分接触、与沟槽的侧表面隔开并且在垂直于衬底的上表面的方向上延伸。

第一部分的深度可以小于沟槽的深度，并且第二部分的深度可以大于沟槽的深度。p+型区的深度可以大于沟槽的深度。p+型区的深度可以大于第二部分的深度。n型区、p型区和n+型区可以设置在p+型区与沟槽的侧表面之间。

第二部分可以与第一部分的侧表面接触，并且第二部分的离子掺杂浓度可以大于第一部分的离子掺杂浓度。第二部分可以与第一部分的下表面接触，并且第二部分的离子掺杂浓度可以小于第一部分的离子掺杂浓度。第一部分可以与p+型区接触。

根据本发明的示例性实施例的半导体器件的制造方法可以包括：在衬底的第一表面上顺序地形成n-型层、初步n型区、p型区和n+型区；蚀刻n+型区、p型区、初步n型区和n-型层以形成沟槽；在沟槽中形成初步栅绝缘层；在初步栅绝缘层上形成栅电极；在栅电极上形成初步绝缘层；在n-型层上形成p+型区；蚀刻初步栅绝缘层和初步绝缘层以形成栅绝缘层和绝缘层；在n-型层上形成n型区的第二部分；在绝缘层、n+型区和p+型区上形成源电极；以及在衬底的第二表面上形成漏电极。进一步地，在形成p+型区时，初步n型区变成n型区的第一部分，n型区的第一部分与沟槽的侧表面接触并平行于衬底的上表面延伸，并且n型区的第二部分与第一部分接触、与沟槽的侧表面隔开并且在垂直于衬底的上表面的方向上延伸。

形成p+型区可以包括使用初步绝缘层作为掩模将p型离子注入到n-型层的上表面。此外，形成n型区的第二部分可以包括使用绝缘层作为掩模将n型离子注入到n+型区和p+型区的上表面。

如上所述，根据本发明的示例性实施例，可以改善包括所有击穿电压和导通电阻特性的半导体器件的性能指数。