[发明专利]一种支持上注的容错存储器控制器

权利要求书

1.一种支持上注的容错存储器控制器，其特征在于，包括总线接口、配置寄存器、状态机、编码器与解码器、数据接口PAD_DATA和数据接口PAD_EDAC；

所述总线接口挂接于微处理器芯片内部的系统总线上，通过标准的片内总线传递微处理器发出的访存操作；总线接口分别与配置寄存器、状态机、编码器与解码器交互连接；所述的标准的片内总线传递的信号包括选择使能信号、访问地址以及读写数据；

当微处理器通过总线接口配置访问配置寄存器时，总线接口仅用于向配置寄存器中设置各种配置参数，所述配置参数输出至状态机、编码器和解码器，用于控制状态机访问外部存储器的时间值以及控制编码器和解码器的启动和停止；所述的外部存储器包括数据存储器PROM和数据存储器SRAM，以及校验存储器PROM_EDAC和校验存储器SRAM_EDAC；

当微处理器通过总线接口访问外部存储器时，总线接口将访问读写操作发送至状态机模块；

状态机用于根据读写操作以及配置寄存器的参数值，组织外部存储器的片选信号、读使能信号和写使能信号的时序；

编码器用于写访问，将写数据按照EDAC算法进行编码，生成相应的校验元；

解码器用于读访问，将数据存储器的数据和校验存储器中的校验元同时送入解码器，解码器按照纠错算法进行检查，纠正出发生的一位错误或检测出发生的两位错误；

所述的数据接口PAD_DATA和数据接口PAD_EDAC分别连接编码器与解码器，用于将单向数据信号转换为双向数据信号与外部存储器互连，数据接口PAD_EDAC用于将编码器的输出传送至校验存储器PROM_EDAC和校验存储器SRAM_EDAC，还用于将这两个校验存储器的校验码返回至解码器；数据接口PAD_DATA用于将编码器的输出传送至数据存储器PROM和数据存储器SRAM，还用于将这两个存储器的数据返回至解码器。

2.根据权利要求1所述的一种支持上注的容错存储器控制器，其特征在于，当总线接口在检测到有效的访问控制信号后，即按照总线协议锁存访问地址和读写数据。

3.根据权利要求1所述的一种支持上注的容错存储器控制器，其特征在于，所述的配置寄存器为5位可读写的编程配置寄存器，用于区分数据存储器PROM和数据存储器SRAM，以及校验存储器PROM_EDAC和校验存储器SRAM_EDAC；可读写的5位分别用于表示系统处于编程模式、当前编程目标为校验存储器PROM_EDAC、当前编程目标为数据存储器PROM、当前编程目标为校验存储器SRAM_EDAC和当前编程目标为数据存储器SRAM，其复位值均为0。

4.根据权利要求1所述的一种支持上注的容错存储器控制器，其特征在于，数据存储器PROM和校验存储器PROM_EDAC两者共用一个片选信号PROM_Cs，数据存储器SRAM和校验存储器SRAM_EDAC两者共用一个片选信号SRAM_Cs，数据存储器PROM和数据存储器SRAM共用读信号Oe和写信号We，校验存储器PROM_EDAC和校验存储器SRAM_EDAC共用读信号Oe_edac和写信号We_edac。

5.根据权利要求4所述的一种支持上注的容错存储器控制器，其特征在于，微处理芯片的程序存放在数据存储器SRAM中，程序的校验码存放在校验存储器SRAM_EDAC中，当对数据存储器PROM上注时；

按顺序向存储器控制器的密码寄存器1和密码寄存器2中分别写入有效指令，配置编程配置寄存器开启对数据存储器PROM进行编程之后，再次按顺序向密码寄存器1和密码寄存器2写入有效指令，配置编程配置寄存器开启对校验存储器PROM_EDAC进行编程。

6.根据权利要求5所述的一种支持上注的容错存储器控制器，其特征在于，对数据存储器PROM进行编程时，片选信号SRAM_Cs、读信号Oe和读信号Oe_edac均正常工作；数据存储器SRAM并未处于编程模式，正常的运行指令并对数据存储器PROM进行编程写操作，片选PROM_Cs和写信号We正常工作，写信号We_edac关闭；片选信号SRAM_Cs和片选信号PROM_Cs择一工作。

7.根据权利要求5所述的一种支持上注的容错存储器控制器，其特征在于，对校验存储器PROM_EDAC进行编程时，片选信号SRAM_Cs、读信号Oe和读信号Oe_edac均正常工作；数据存储器SRAM并未处于编程模式，正常的运行指令并对校验存储器PROM_EDAC进行编程写操作，片选PROM_Cs和写信号We_edac正常工作，写信号We关闭；片选信号SRAM_Cs和片选信号PROM_Cs择一工作。