[发明专利]阵列基板行驱动电路

权利要求书

1.一种阵列基板行驱动电路，其特征在于，包括级联的多个阵列基板行驱动单元；所述多个阵列基板行驱动单元包括未与有效显示区的扫描线连接的第一虚拟阵列基板行驱动单元和/或第二虚拟阵列基板行驱动单元，以及与有效显示区的扫描线连接的级联的多个普通阵列基板行驱动单元；所述第一虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之前，和/或所述第二虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之后；起始信号(STV)作为上一级阵列基板行驱动单元的级传信号输入所述第一虚拟阵列基板行驱动单元，和/或起始信号(STV)作为下一级阵列基板行驱动单元的级传信号输入所述第二虚拟阵列基板行驱动单元；

设n为自然数，所述级联的多个阵列基板行驱动单元中，第n级阵列基板行驱动单元包括：上拉控制模块(1)，上拉模块(2)，下拉控制模块(3)，下拉模块(4)，全局控制模块(5)，以及复位模块(6)；上拉控制模块(1)用于接收上一级和/或下一级阵列基板行驱动单元的级传信号，控制上拉模块(2)上拉第n级阵列基板行驱动单元的扫描信号输出端(G(n))的电位；下拉控制模块(3)用于控制下拉模块(4)下拉扫描信号输出端(G(n))的电位；全局控制模块(5)用于控制扫描信号输出端(G(n))的电位；复位模块(6)用于复位扫描信号输出端(G(n))的电位；

所述上拉控制模块(1)包括：

第一薄膜晶体管(NT1)，其栅极连接第n－2级阵列基板行驱动单元的扫描信号输出端(G(n－2))，源极和漏极分别连接正向扫描信号(U2D)和第一节点(Q)；

第二薄膜晶体管(NT2)，其栅极连接第n+2级阵列基板行驱动单元的扫描信号输出端(G(n+2))，源极和漏极分别连接反向扫描信号(D2U)和第一节点(Q)；

第五薄膜晶体管(NT5)，其栅极连接第二节点(P)，源极和漏极分别连接第一节点(Q)和低电平信号(VGL)；

第七薄膜晶体管(NT7)，其栅极连接高电平信号(VGH)，源极和漏极分别连接第一节点(Q)和作为上拉控制模块(1)的输出端连接上拉模块(2)；

所述上拉模块(2)包括：第九薄膜晶体管(NT9)，其栅极连接上拉控制模块(1)的输出端，源极和漏极分别连接第n级时钟信号(CK(n))和扫描信号输出端(G(n))；

在异常关机后，所述起始信号(STV)和正向扫描信号(U2D)为高电平信号(VGH)。

2.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉控制模块(3)包括：

第三薄膜晶体管(NT3)，其栅极连接正向扫描信号(U2D)，源极和漏极分别连接第n+1级时钟信号(CK(n+1))和第八薄膜晶体管(NT8)的栅极；

第四薄膜晶体管(NT4)，其栅极连接反向扫描信号(D2U)，源极和漏极分别连接第n－1级时钟信号(CK(n－1))和第八薄膜晶体管(NT8)的栅极；

第六薄膜晶体管(NT6)，其栅极连接第一节点(Q)，源极和漏极分别连接第二节点(P)和低电平信号(VGL)；

第八薄膜晶体管(NT8)，其源极和漏极分别连接第二节点(P)和高电平信号(VGH)；

第十二薄膜晶体管(NT12)，其栅极连接全局控制信号(GAS1)，源极和漏极分别连接第二节点(P)和低电平信号(VGL)。

3.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉模块(4)包括：第十薄膜晶体管(NT10)，其栅极连接第二节点(P)，源极和漏极分别连接扫描信号输出端(G(n))和低电平信号(VGL)。

4.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述全局控制模块(5)包括：第十一薄膜晶体管(NT11)，其栅极连接全局控制信号(GAS1)，源极和漏极分别连接全局控制信号(GAS1)和扫描信号输出端(G(n))。

5.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述复位模块(6)包括：第十三薄膜晶体管(NT13)，其栅极连接复位信号(Reset)，源极和漏极分别连接复位信号(Reset)和第二节点(P)。