[发明专利]并行测试结构

说明书

本发明涉及并行测试结构，其中，示例装置包括与包含被测装置的集成电路连接并向其提供测试电压的测试模块。该测试模块在该被测装置上执行时间相关介电击穿(TDDB)测试。解码器与该被测装置及该测试模块连接。该解码器选择性连接各被测装置至该测试模块。电子熔丝与该被测装置中不同的一个连接。当相应被测装置失效时，该电子熔丝将各该被测装置与该测试电压单独电性断开。保护电路连接于该电子熔丝与接地电压之间，当该被测装置失效时，各保护电路在该解码器周围提供分流。

技术领域

本揭露涉及集成电路的设计，尤其涉及用于并行测试大量装置的结构及方法。

背景技术

集成电路(integrated circuit；IC)是包含许多小的互连组件例如二极管、晶体管、电阻器及电容器的半导体装置。这些组件一起作用以使该集成电路能够执行任务，例如控制电子装置，或执行逻辑操作。集成电路存在于电脑、计算器、蜂窝电话，以及许多其它电子装置中。

在小方块(也被称为“芯片”)上制造集成电路及其它半导体装置，在制程期间，用多层组件例如晶体管、电阻器及电容器填充该些方块。一般来说，目前实施多种制程技术，其中，对于许多类型的复杂电路，包括场效应晶体管，目前，MOS以及金属绝缘体半导体(metal insulator semiconductor；MIS)技术因其在操作速度及/或功耗及/或成本效益方面的优越特性而跻身最有前景的方法之列。在利用例如MOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个晶体管，例如N沟道晶体管及/或P沟道晶体管。

在制造集成电路产品过程中，在半导体衬底上执行各种制程。其中一个组件的制造错误可使集成电路或半导体装置无法正常工作。例如，考虑包含数个集成电路的存储器装置。如果其中一个集成电路内的晶体管无法正常工作，则该存储器装置可能产生存储器错误。因此，当形成集成电路时，执行测试以确定该电路操作过程中的正确性。

制造商通常执行各种测试以确定各种制程对电路的性能及可靠性的影响。在确定集成电路是否符合质量标准方面可使用各种质量或性能标准。尤其，传统的时间相关介电击穿(time dependent dielectric breakdown；TDDB)测试同时自相同测试宏指令通常仅可并行测试最多24个装置。此外，受源测量单元(source measurement unit；SMU)的数目限制，实际测试仅限于并行八个装置。在先进技术节点，不同芯片之间的变化成为最大的TDDB性能限制因素。因此，在各芯片内需要收集更多的数据点，以将本征TDDB性能与全局变化分开。没有符合成本效益的测试实施(结构及测试系统)可用于单个芯片级的大规模并行TDDB测试。

发明内容

本文中揭露用于半导体结构的测试结构，尤其用于半导体结构的金属至金属或金属至硅衬底泄漏及击穿测试结构以及使用该测试结构的方法。具体地说，本文中所揭露的测试结构是时间相关介电击穿(time-dependent dielectric breakdown；TDDB)测试结构，其将解码器、静电放电(electro-static discharge；ESD)二极管以及电子熔丝(efuse)组合为一个整体以执行所需的TDDB可靠性测试。该ESD二极管及电子熔丝的使用隔离该测试结构与内部电路，因此可承载高电压可靠性应力而无需该解码器经受高电压可靠性应力。本文中的结构及方法支持该测试方法用于海量TDDB数据生成(也就是，对于10位解码器，每个芯片1024个装置)，伴随更准确的过程可靠性外推。

一种示例装置包括与包含被测装置的集成电路连接并向其提供测试电压的测试模块。该测试模块在该被测装置上执行时间相关介电击穿(TDDB)测试。解码器与该被测装置及该测试模块连接。该解码器选择性连接各被测装置至该测试模块。电子熔丝与该被测装置中不同的一个连接，当相应被测装置失效时，该电子熔丝将各该被测装置与该测试电压单独电性断开。保护电路连接于该电子熔丝与接地电压之间。当该被测装置失效时，各保护电路在该解码器周围提供分流。