[发明专利]SRAM存储单元

权利要求书

1.一种SRAM存储单元，其特征在于：由两组P型交叉耦合锁存器结构和两组N型交叉耦合锁存器结构以及两个N型传输管组成；

第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极与第二PMOS晶体管的漏极相连接，其连接的节点记为Q,第二PMOS晶体管的栅极与第一PMOS晶体管的漏极相连接，其连接的节点记为A，形成第一组P型交叉耦合锁存器结构；

第三PMOS晶体管的源极和第四PMOS晶体管的源极与电源电压端VDD相连接，第三PMOS晶体管的栅极与第四PMOS晶体管的漏极相连接，其连接的节点记为B,第四PMOS晶体管的栅极与第三PMOS晶体管的漏极相连接，其连接的节点记为QN，形成第二组P型交叉耦合锁存器结构；

第二NMOS晶体管的漏极和第三NMOS晶体管的栅极与节点Q相连接，第三NMOS晶体管的漏极和第二NMOS晶体管的栅极与节点QN相连接，第二NMOS晶体管的源极和第三NMOS晶体管的源极接地，形成第一组N型交叉耦合锁存器结构；

第一NMOS晶体管的漏极和第四NMOS晶体管的栅极与节点A相连接，第四NMOS晶体管的漏极和第一NMOS晶体管的栅极与节点B相连接，第一NMOS晶体管的源极和第四NMOS晶体管的源极接地，形成第二组N型交叉耦合锁存器结构；

第五NMOS晶体管的漏极与位线BL相连接，其栅极与字线WL相连接，其源极与节点Q相连接；第六NMOS晶体管的漏极与位线BLB相连接，其栅极与字线WL相连接，其源极与节点QN相连接；第五NMOS晶体管和第六NMOS晶体管为传输管。

2.如权利要求1所述的存储单元，其特征在于，写0的过程如下：设初始状态A、Q、QN、B四个节点的电位分别为：0、1、0、1，位线BL下拉到0，位线BLB上拉到1，然后字线WL开启，Q点电位被拉到0，QN点被上拉到“电源电压减去一个NMOS晶体管阈值电压”的电位；

由于节点Q为0电位，第一PMOS晶体管开启，第三NMOS晶体管关断，第一组N型交叉耦合锁存器结构将节点Q与QN间的压差放大，当节点QN的电位高于第二NMOS晶体管的阈值电压时，第二NMOS晶体管开始导通，第四PMOS晶体管关断；由于第一PMOS晶体管和第一NMOS晶体管同时导通，当第一PMOS晶体管强于第一NMOS晶体管时，A点电位被拉至高电位1，继而导通第四NMOS晶体管，将B点拉到0；这样，A、Q、QN、B四个节点的电位分别被改为：1、0、1、0，逻辑0被写入SRAM存储单元内。

3.如权利要求2所述的存储单元，其特征在于，写1的过程如下：设初始状态A、Q、QN、B四个节点的电位分别为：1、0、1、0，位线BLB下拉到0，位线BL上拉到1，然后字线WL开启，QN点电位被拉到0，Q点被上拉到“电源电压减去一个NMOS晶体管阈值电压”的电位；

由于QN为0电位，第四PMOS晶体管导通，第二NMOS晶体管关闭，第三PMOS晶体管与第四PMOS晶体管会将QN和B间的压差放大，B点的电位会抬升，当B点电位上升到第一NMOS晶体管阈值电压以上时，第一NMOS晶体管导通，A点电位被拉低，经过进一步放大，最后A点被拉到0电位；这样，A、Q、QN、B四个节点的电位分别被改为：0、1、0、1，逻辑1被写入SRAM存储单元内。

4.如权利要求1所述的存储单元，其特征在于，读1的过程如下：位线BL和BLB都预先被拉到1，之后字线WL开启，由于节点Q存的是1，所以位线BL电位不变，节点QN的低电位会导致位线BLB被下拉，当位线BL和BLB电位差达到0.1VDD时，会被灵敏放大器读出放大，继而将数据1读出。

5.如权利要求1所述的存储单元，其特征在于，读0的过程如下：位线BL和BLB都预先被拉到1，之后字线WL开启，由于节点QN存的是1，所以位线BLB电位不变，节点Q的低电位会导致位线BL被下拉，当位线BL和BLB电位差达到0.1VDD时，会被灵敏放大器读出放大，继而将数据0读出。