[发明专利]一种基于多通道高速ADC相位自校正方法

说明书

本发明公开了一种基于多通道高速ADC相位自校正方法，包括数据采集、选取参考通道并根据参考通道计算各通道的相位差、计算修正值和执行自校正的步骤；本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性。本发明基于阵列式设计，对信号处理的实时性高；本发明的模数对接部份数据线少、信号完整性好、减少了系统的复杂性；本发明去除射频预处理模块，具有功耗低、体积小的优点；本发明可根据不同需求配置阵列通道数，使用灵活、方便；本发明可根据不同需求配置采样速率，满足不同应用需求。

技术领域

本发明属于多通道信号处理的技术领域，具体涉及一种基于多通道高速ADC相位自校正方法。

背景技术

在采集领域，人们对信号的实时处理速度要求越来越高，对信号的带宽也越来越宽，常规的处理方案有三种：

第一种方案是用传统ADC对信号进行采集与处理，这种方案的优点是成本低，缺点是采样率低、信号带宽窄、频率低(几十兆至500MHz以下)、对于未知方向信号处理时实时性低(需要天线旋转来捕获信号)。

第二种是在第一种基础上发展起来的，即在采样前加入了下变频部份。为了兼顾“频率太高ADC带宽不够”和“频率太低滤波器设计难度大”这两点，通常下变频后的中频信号频率范围是几十兆至500MHz以下，然后再对中行频信实施采集量化。此方案的优点是提高了对射频信号的处理能力，缺点是实时性低、体积功耗大。目前这种方案是最常用的方案之一。

第三种是基于第二种衍生出来的实时性高的阵列式方案，采用多通道同步采样，其优点是增强了实时性，缺点是体积大、功耗大、同步精度差。同步精度差主要是因为下变频部份加入了低噪放、混频器和滤波器，因此相位一致性很难保证，同时由于时钟相位不可调，很难校正相位的一致性。

发明内容

本发明的目的在于提供一种基于多通道高速ADC相位自校正方法，包括数据采集、选取参考通道并根据参考通道计算各通道的相位差、计算修正值和执行自校正的步骤；本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性。

本发明主要通过以下技术方案实现：一种基于多通道高速ADC相位自校正方法，主要包括以下步骤：

步骤E1：数据采集，各通道对模拟信号进行数据采集，然后把对应的信号发送给FPGA，所述FPGA对各通道进行FFT变换，提取各通道的相位值；

步骤E2：选取参考通道并根据参考通道计算各通道的相位差；

步骤E3：计算修正值、执行自校正，计算各通道的修正值并进行修正，保证所有通道相差在3度以内；发送校正命令“calibration”，FPGA收到解码后的命令后开始进行自校正，以保证所有板之间的相位差一致。

为了更好的实现本发明，进一步的，所述ADC相位自校正方法是基于JESD204B子类1高速串行协议，采用了包括单模块设置了18通道的高速ADC采集系统、校正与信号预处理的FPGA、以DSP为核心的控制与数据处理系统、为整个系统提供时钟的时钟系统的处理系统进行相位自校正。

为了更好的实现本发明，进一步的，所述ADC采集系统的型号为AD9208，所述FPGA系统的型号为XC7VX690T-2FFG1927I，所述DSP的型号为TMS320C6678ACYPA，所述时钟系统的型号为HMC7044。

为了更好的实现本发明，进一步的，所述时钟包括DeviceCLKA、SysrefCLKA、SYNC；所述DeviceCLKA是采样时钟，所述SysrefCLKA指示DeviceCLKA的沿，作为多个器件确定性延迟的参考；所述SYNC用于建立ADC和FPGA之间数据传输路径。