[发明专利]一种基于多通道高速ADC相位自校正方法

权利要求书

1.一种基于多通道高速ADC相位自校正方法，其特征在于，主要包括以下步骤：

步骤E1：数据采集，各通道对模拟信号进行数据采集，然后把对应的信号发送给FPGA，所述FPGA对各通道进行FFT变换，提取各通道的相位值；

步骤E2：选取参考通道并根据参考通道计算各通道的相位差；

步骤E3：计算修正值、执行自校正，计算各通道的修正值并进行修正，保证所有通道相位差在3度以内；发送校正命令“calibration”，FPGA收到解码后的命令后开始进行自校正，以保证所有板之间的相位差一致；

所述步骤E2中然后任意选择一通道作为参考通道，并计算出最大相位差ΔΦ1并保存此值，然后再选择另一通道作为参考通道，并计算出最大相位差ΔΦ2；所述步骤E3中将ΔΦ1与ΔΦ2进行比较，取最小值并保存，直到计算出最小的最大相位差，此为1级收敛；根据最小的最大相位差计算出数字和模拟延时线的值，执行修正；若不满足相位要求，则重复步骤E1-步骤E3，直到计算出最小的最大相位差，重新调整延时线的修正值，此为第2级收敛。

2.根据权利要求1所述的一种基于多通道高速ADC相位自校正方法，其特征在于，所述ADC相位自校正方法是基于JESD204B子类1高速串行协议，采用了包括单模块设置了18通道的高速ADC采集系统、校正与信号预处理的FPGA系统、以DSP为核心的控制与数据处理系统、为整个系统提供时钟的时钟系统的处理系统进行相位自校正。

3.根据权利要求2所述的一种基于多通道高速ADC相位自校正方法，其特征在于，所述ADC采集系统的型号为AD9208，所述FPGA系统的型号为XC7VX690T-2FFG1927I，所述DSP的型号为TMS320C6678ACYPA，所述时钟系统的型号为HMC7044。

4.根据权利要求3所述的一种基于多通道高速ADC相位自校正方法，其特征在于，所述时钟包括DeviceCLKA、SysrefCLKA、SYNC；所述DeviceCLKA是采样时钟，所述SysrefCLKA指示DeviceCLKA的沿，作为多个器件确定性延迟的参考；所述SYNC用于建立ADC和FPGA之间数据传输路径。

5.根据权利要求3所述的一种基于多通道高速ADC相位自校正方法，其特征在于，各板之间通过专用通信接口进行数据交换；所述ADC对模拟信号量化并编码后，通过配置JESD204B链路各项参数，ADC与FPGA建立传数路径，开始正常采集，并将数据发给FPGA；所述FPGA对数据进行预处理后，将数据通过X8的SRIO发给DSP处理；可以通过DSP的千兆网口将DSP处理的结果发送给外部设备或数据总站。

6.根据权利要求1-5任一项所述的一种基于多通道高速ADC相位自校正方法，其特征在于，所述步骤E1中采用6GHz带宽balun，以配合ADC完成5GHz及以内的射频信号的采集；为了保证通道的相频特性，采用双balun结构改善相频特性；为了保证良好的幅频特性，根据输入频率及信号带宽来选择balun，并查出balun对应输入频率的S11参数，所述S11的计算公式为：

其中Z₀为变压器次级的特征阻抗，设置抗混叠滤波器的输入阻抗为Z₀值，设置抗混叠滤波器的输出阻抗为ADC的输入阻抗值后，得到的抗混叠滤波器的参数值即是最佳匹配值。

7.根据权利要求1-5任一项所述的一种基于多通道高速ADC相位自校正方法，其特征在于，所述步骤E3中通过调节HMC7043上的数字延迟线进行第一次粗调，若相位无法收敛到3度以内，则通过HMC7043上的模拟延迟线并配合ADC上的时钟延迟线进行精调。