[发明专利]通孔结构及其形成方法

说明书

一种方法包括提供具有导电柱的衬底、位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中多个牺牲块围绕导电柱；沉积覆盖多个牺牲块的牺牲层，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分，使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；并且在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。本发明的实施例还涉及通孔结构及其形成方法。

技术领域

本发明的实施例涉及通孔结构及其形成方法。

背景技术

半导体集成电路(IC)产业经历了指数增长。IC材料和设计上的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即单位芯片面积上互连器件的数量)通常增大，而几何尺寸(即，使用制造工艺可以创建的最小的组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中的类似的发展。

例如，相变存储器在电流通过加热元件的情况下工作，以快速加热并将相变材料淬火成非晶态或结晶态，并且通常希望制造尽可能小的加热元件。在一些实施例中，诸如由氮化钛(TiN)制成的通孔的紧凑的加热元件与相变材料物理接触，由于其较小的尺寸有助于减小相变存储器的形状因数，并且由于其较高的加热效率还增加了相变存储器的速度。然而，随着半导体技术进行至较小的几何形状，不限于相变存储器，用于通孔图案化的传统的光刻胶方法受到光刻胶组分的分辨率和成分的限制，其中，光刻胶组分可能遭受光刻胶浮渣和不良的临界尺寸均匀性(CDU)问题。因此，尽管形成通孔的现有方法通常能够满足它们的预期目的，但它们还没有在各个方面都完全令人满意。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：提供具有导电柱的衬底、位于所述导电柱上方的介电层以及位于所述介电层上方的多个牺牲块，从顶视图中，所述多个牺牲块围绕所述导电柱；沉积覆盖所述多个牺牲块的牺牲层，所述牺牲层具有正位于所述导电柱之上的凹槽；在所述牺牲层上方沉积硬掩模层；从所述凹槽的底部去除所述硬掩模层的部分；使用所述硬掩模层作为蚀刻掩模来蚀刻所述凹槽的底部，从而暴露所述导电柱的顶面；以及在所述凹槽内形成导电材料，所述导电材料与所述导电柱的顶面物理接触。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供具有底部电极的半导体衬底；在所述半导体衬底之上形成化学机械平坦化(CMP)停止层；在所述化学机械平坦化停止层之上形成第一牺牲层；图案化所述第一牺牲层以形成从顶视图中围绕所述底部电极的多个牺牲块；在所述多个牺牲块上方沉积第二牺牲层，其中，所述第二牺牲层具有正位于所述底部电极之上的凹槽；从所述凹槽的底部去除所述第二牺牲层的部分，从而在所述凹槽的底部处暴露所述化学机械平坦化停止层；通过所述凹槽的底部蚀刻所述化学机械平坦化停止层，从而在所述化学机械平坦化停止层中形成通孔；以及用导电材料填充所述通孔，其中，所述导电材料与所述底部电极物理接触。

本发明的又一实施例提供了一种半导体器件，包括：衬底；底部电极，位于所述衬底中；介电层，位于所述底部电极之上；导电通孔，穿过所述介电层，所述导电通孔与所述底部电极物理接触并且具有小于1.0的宽高比；硫族化物玻璃层，位于所述导电通孔上之上；以及顶部电极，位于所述硫族化物玻璃层之上。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例的具有相变随机存取存储器(PCRAM)单元的半导体器件的截面图。

图2A和图2B示出根据本发明的各个方面的形成具有PCRAM单元的半导体器件的方法的流程图。