[发明专利]一种加速器接口

说明书

本发明涉及一种加速器接口，解决的是适用性低，传输速率低，延迟高的技术问题，通过采用加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯的技术方案，较好的解决了该问题，可用于加速器与服务器或服务器的连接中。

技术领域

本发明涉及加速器领域，具体涉及一种加速器接口。

背景技术

人工智能需要进行机器学习，用智能算法快速计算。通用计算机难以满足，需要各种类型的加速器。加速器要求有高传输率，及低延迟时间。图形处理器（GraphicsProcessing Unit，简称GPU），及现场可编程门阵列（Field－Programmable Gate Array，简称FPGA）是最主要的算法加速器。

目前上述加速器与服务器采用的接口是总线接口PCI express，总线接口PCIexpress的最大带宽为16MB/s。并且，高带宽的PCI express一般用于高端的服务器中央处理器（Central Processing Unit，简称CPU）。因此，现有的加速器接口存在高性能的加速器接口适配性差，且存在传输速率低，延迟高的技术问题。因此，提供一种能够广泛适配各种服务器和服务器的高性能加速器接口就很有必要。

发明内容

本发明所要解决的技术问题是现有技术中存在的适用性低，传输速率低，延迟高的技术问题。提供一种新的加速器接口，该加速器接口具有适用性广，传输速率高，延迟低的特点。

为解决上述技术问题，采用的技术方案如下：

一种加速器接口，所述加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯。

上述方案中，为优化，进一步地，所述高速切换电路为高速模拟开关。

进一步地，所述DDR内存单元为动态随机存取存储器或双列直插式存储模块。

进一步地，所述动态随机存取存储器的容量为4GB-8GB。

进一步地，所述服务器与加速器的数据通讯是双向通讯，DDR内存单元的内存容量为共享空间。

进一步地，所述DDR内存单元共享需执行下列步骤：

步骤1，服务器执行加速任务，写入任务数据；

步骤2，启动加速器接口，加速器结进行状态跟踪逻辑命令匹配确认，匹配通过则执行步骤3，匹配失败则重复执行步骤2；

步骤3，等待空闲的DDR内存单元切换；

步骤4，切换加速器控制DDR内存单元；

步骤5，处理加速任务；

步骤6，切换服务器控制DDR内存单元，服务器实时查询加速任务状态，任务状态为未完成则返回执行步骤2，任务状态为完成则结束DDR内存单元共享。

进一步地，所述状态跟踪逻辑命令匹配确认包括：

步骤A，DDR内存单元读取列地址选通脉冲时间延迟命令，跟踪状态；

步骤B，跟踪成功则执行输出匹配确认指令；

步骤C，跟踪完成，恢复列地址选通脉冲时间延迟命令参数，执行下一次状态跟踪逻辑命令匹配。

本发明的有益效果：