[发明专利]数模转换器(DAC)终端

说明书

本公开涉及数模转换器(DAC)终端。单个或多个并联阻抗网络可以耦合到DAC，以降低DAC的交流阻抗，提高DAC速度并减少DAC建立时间。并联阻抗网络可以在终端特定情况下耦合到一个或多个DAC终端，或耦合到DAC内的节点。在例子中，单端T型终端可与DAC端子并联耦合的单端终端阻抗路，用于降低DAC参考端子处的交流阻抗，提高速度并减少建立时间。在例子中，多个阻抗网络可用于H桥终端解决方案，这对于具有或处于高电压范围内的高分辨率DAC可能有用。

要求优先权

本申请要求于2017年5月4日提交的美国临时专利申请序列No.62/501,416的优先权，其全部内容通过引用并入本文。

技术领域

本公开通常涉及数模转换器(DAC)的领域。更具体地，本公开涉及DAC终端电路。

背景技术

数模转换器(DAC)在本领域中是众所周知的，并且用于将数字输入信号解码成相应的输出模拟信号。被配置为在电压模式下工作的DAC(其中产生对应于输入数字信号的输出模拟电压)典型地使其输出端由放大器(例如操作驱动放大器)缓冲。

DAC的输出范围是DAC设计和实现的重要考虑因素。图1描述具有各种DAC范围修改解决方案的示例DAC电路。参照图1，示出了DAC电路100、102和104。DAC电路100包括DAC阻抗串110和缓冲放大器114。DAC阻抗串110可以是梯形DAC，诸如使用多个R/2R分压器链的R/2RDAC。在这方面，DAC电路100包括R/2R范围缩放。任选的增益电阻器112可以在DAC的输出处使用，以在放大器114之前进一步缩放DAC 110的输出。

DAC电路102包括DAC阻抗串(R_DAC)118、缓冲放大器120和增益电阻器116。DAC阻抗串118可以是使用多个R/2R分压器链的R/2R DAC。增益电阻116可以等于电阻R_DAC，并且可以与DAC阻抗串118串联耦合。就这一点而言，DAC电路102包括双串范围缩放，其中DAC输出范围可以在DAC阻抗串118内和/或使用增益电阻器116缩放。

DAC电路104使用双串范围选择。更具体地，DAC阻抗串124串联耦合到第一增益电阻器122和第二增益电阻器126。第一增益电阻器122可以用于缩小DAC阻抗串124的输出范围，并且第二增益电阻器126可以用于升高DAC阻抗串124的输出范围。

图1中所示的DAC电路端接选项具有由串联连接中的电阻器引起的某些缺点。更具体地，图1中所示的DAC电路可以用增加的输出阻抗来表征，这限制了DAC速度(例如稳定速度)并且增加了输出噪声和毛刺。

发明内容

本公开的实施方案可提供数模转换器(DAC)终端电路，例如并联阻抗网络。具有并联阻抗网络的DAC电路可包括一对用于施加不同电压电平的电压参考节点、以及设置在阻抗串中用于耦合在所述电压参考节点之间以产生多个电压信号的阻抗元件。DAC电路还可包括终端阻抗路径，其包括至少第一终端阻抗元件和第二终端阻抗元件。终端阻抗路径耦合在电压参考节点之间，并且至少第二终端阻抗元件和阻抗串分流耦合。DAC电路还可包括开关网络，被配置为接收数字信号，并且作为响应，选择性地耦合所述多个生成的电压信号中的一个或多个，以生成提供所述数字信号的模拟表示的组合模拟电压DAC输出信号。