[发明专利]单端读取电路

说明书

本发明提供一种单端读取电路，包括：一预充电器、一高电平维持器、一第一与非门、一第二与非门、一第三与非门，以及一输出驱动器。第一与非门的第一输入端用于接收一预充电时钟，第一与非门的第二输入端耦接至一第一节点，而第一与非门的输出端耦接至一第二节点。第二与非门的第一输入端经由一第三节点耦接至第二节点，第二与非门的第二输入端耦接至一第四节点，而第二与非门的输出端耦接至一第五节点。第三与非门的第一输入端耦接至第五节点，第三与非门的第二输入端耦接至第一节点，而第三与非门的输出端耦接至第四节点。

技术领域

本发明涉及一种单端读取电路(Single-ended Reading Circuit)，特别涉及一种低功率消耗、高速度，以及高可靠度的单端读取电路。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。所谓的“静态(Static)”，是指这种存储器只要保持通电，里面存储的数据就可以恒常保持。应用于静态随机存取存储器的传统单端读取电路(Single-ended ReadingCircuit)通常须同时使用一预充电时钟(Pre-Charging Clock)和一读取时钟(ReadingClock)来进行操作。然而，传统单端读取电路的设计往往导致功率消耗(PowerConsumption)过高、输出毛刺(Glitch)过多，以及可靠度(Reliability)不足等等缺点。有鉴于此，必须提出一种全新的解决方案，以克服现有技术所面临的问题。

发明内容

在优选实施例中，本发明提供一种单端读取电路，包括：一预充电器，耦接至一位线节点；一高电平维持器，耦接至该位线节点，其中该预充电器和该高电平维持器用于选择性地拉高该位线节点处的一位线电位；一第一与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第一与非门的该第一输入端用于接收一预充电时钟，该第一与非门的该第二输入端耦接至一第一节点，而该第一与非门的该输出端耦接至一第二节点；一第二与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第二与非门的该第一输入端经由一第三节点耦接至该第二节点，该第二与非门的该第二输入端耦接至一第四节点，而该第二与非门的该输出端耦接至一第五节点；一第三与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第三与非门的该第一输入端耦接至该第五节点，该第三与非门的该第二输入端耦接至该第一节点，而该第三与非门的该输出端耦接至该第四节点；以及一输出驱动器，耦接至该第四节点，并在一输出节点处产生一输出电位。

在一些实施例中，该预充电器包括：一第一P型晶体管，具有一控制端、一第一端，以及一第二端，其中该第一P型晶体管的该控制端用于接收该预充电时钟，该第一P型晶体管的该第一端耦接至一供应电位，而该第一P型晶体管的该第二端耦接至该位线节点。

在一些实施例中，该高电平维持器包括：一第二P型晶体管，具有一控制端、一第一端，以及一第二端，其中该第二P型晶体管的该控制端耦接至一接地电位，该第二P型晶体管的该第一端耦接至一供应电位，而该第二P型晶体管的该第二端耦接至一第六节点；一第三P型晶体管，具有一控制端、一第一端，以及一第二端，其中该第三P型晶体管的该控制端耦接至该接地电位，该第三P型晶体管的该第一端耦接至该第六节点，而该第三P型晶体管的该第二端耦接至一第七节点；一第四P型晶体管，具有一控制端、一第一端，以及一第二端，其中该第四P型晶体管的该控制端耦接至该接地电位，该第四P型晶体管的该第一端耦接至该第七节点，而该第四P型晶体管的该第二端耦接至一第八节点；以及一第五P型晶体管，具有一控制端、一第一端，以及一第二端，其中该第五P型晶体管的该控制端耦接至该第四节点，该第五P型晶体管的该第一端耦接至该第八节点，而该第五P型晶体管的该第二端耦接至该位线节点。

在一些实施例中，该输出驱动器包括：一反相器，具有一输入端和一输出端，其中该反相器的该输入端耦接至该第四节点，而该反相器的该输出端耦接至该输出节点。

在一些实施例中，该第一节点直接电性连接至该位线节点。