[发明专利]半导体存储器循环冗余校验装置及半导体存储器

说明书

本发明实施例公开了一种半导体存储器的循环冗余校验装置及半导体存储器。循环冗余校验装置包括存储控制器，用于提供第一帧检查序列及第一数据块进行写入操作且产生第一校验读取命令；校验电路接收第一数据块被执行写入操作后传输至校验电路形成的第二数据块和第一帧检查序列，并产生循环冗余校验结果；输出控制电路用于根据第一校验读取命令和第一时钟信号分别生成输出指令和第二时钟信号；缓存电路用于根据输出指令输出循环冗余校验结果；输出电路用于接收第二时钟信号并根据第二时钟信号输出循环冗余校验结果，以使循环冗余校验结果从输出电路输出的时刻相对于第一校验读取命令延迟的时钟周期数为第一预设值，第一预设值为大于1的正整数。

技术领域

本发明涉及半导体存储器技术领域，特别涉及一种半导体存储器的循环冗余校验装置及半导体存储器。

背景技术

传统的动态随机存取存储器的针对ZQ数据块的循环冗余校验，输出循环冗余校验结果的方式是异步的方式，当循环冗余校验结果显示出错时，只能知道是哪一段时间内的ZQ数据块在写入操作或传输中出错，因此动态随机存取存储器的控制器需要将这段时间的所有ZQ数据块重新进行写入操作，导致动态随机存取存储器写入纠错的效率较低，不能适应动态随机存取存储器发展的需求，其中，ZQ数据块包括数据信号输入端的输入的数据块。

因此，如何提高动态随机存取存储器的ZQ数据块的循环冗余校验的纠错效率，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

有鉴于此，本发明实施例提供了一种半导体存储器的循环冗余校验装置及半导体存储器，以至少解决背景技术中存在的技术问题。

本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供了一种半导体存储器的循环冗余校验装置，包括：

存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；

校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；

输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；

缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及

输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。

作为一种可选的方式，所述第一校验读取命令相对于所述写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。

作为一种可选的方式，所述输出控制电路包括：

延迟锁相环电路，与所述存储控制器连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；