[发明专利]半导体存储器循环冗余校验装置及半导体存储器

权利要求书

1.一种半导体存储器的循环冗余校验装置，其特征在于，包括；

存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令，第一校验读取命令相对于写入操作延迟的时钟周期是确定的；

校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；

输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；

缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及

输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。

2.根据权利要求1所述的半导体存储器的循环冗余校验装置，其特征在于，所述第一校验读取命令相对于写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。

3.根据权利要求2所述的半导体存储器的循环冗余校验装置，其特征在于，所述输出控制电路包括：

延迟锁相环电路，与所述存储控制器连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；

其中，所述第三时钟信号比第一时钟信号相位提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端的时间。

4.根据权利要求3所述的半导体存储器的循环冗余校验装置，其特征在于，所述延迟锁相环电路还用于使用所述第三时钟信号同步所述第一校验读取命令以形成第二校验读取命令；

所述输出控制电路还包括：

延迟电路，与所述延迟锁相环电路连接以接收所述第二校验读取命令，所述延迟电路用于根据所述第一预设值将所述第二校验读取命令延迟第二时间产生第三校验读取命令；以及

输出指令产生电路，与所述延迟电路连接以接收所述第三校验读取命令，并且所述输出指令产生电路与所述缓存电路连接；所述输出指令产生电路用于根据接收到的所述第三校验读取命令生成所述输出指令，并将所述输出指令输出至所述缓存电路；

其中，所述第二时间为(第一预设值-1/K)个时钟周期，K为大于1的自然数且1/K个时钟周期大于从所述延迟电路输出所述第三校验读取命令与所述输出电路接收到所述循环冗余校验结果之间的时间差。

5.根据权利要求4所述的半导体存储器的循环冗余校验装置，其特征在于，所述输出控制电路还包括寄存器电路，所述延迟电路与所述寄存器电路连接以接收由所述寄存器电路提供的所述第一预设值。

6.根据权利要求4所述的半导体存储器的循环冗余校验装置，其特征在于，所述延迟电路还用于根据所述第二校验读取命令生成输出使能信号并输出至所述输出电路，所述输出使能信号在预设时间内为有效电平，其中，所述输出使能信号相比于所述第二校验读取命令延迟(第一预设值-1/L)个时钟周期，L为大于1的自然数且L小于K。